[发明专利]氮化硼和氮化硼导出材料的沉积方法

说明书

技术领域

本发明的实施例一般涉及一种在基板(例如半导体基板)上形成薄膜 的方法，特别是一种在基板上形成氮化硼薄膜的方法。

背景技术

自从集成电路组件在数十年前引入之后，集成电路的几何外形在尺寸 上是大幅缩减，基于此，集成电路通常遵循二年尺寸减半原则(two  year/half-size rule)(通常称的为摩尔定律；Moore’s Law)，也就是在芯 片上的组件数目每两年会加倍成长。今日的制造设备是常规地生产出具有 0.13μm及甚至是0.1μm的特征结构尺寸的组件，而今后的设备将会生产 出具有更小的特征结构尺寸的组件。

组件几何外形的持续缩减是产生对于具有较低介电常数(k)值的介电 薄膜的需求，此乃因为必须减少相邻金属接线之间的电容耦合，以进一步 降低集成电路上组件的尺寸。

组件几何外形的持续缩减以及半导体基板上组件间隔的逐渐增密亦对 于组件效能的提升带来挑战。举例来说，金氧半场效晶体管(MOSFET) 组件的效能可通过数种方法来增进的(例如：降低组件的栅极介电层厚度)， 小型组件所需的非常薄介电层会允许来自栅极电极的掺质(dopant)穿过 栅极介电层而进入下方硅基板。非常薄的栅极介电层亦会增加栅极漏电流 (gate leakage)，因而增加栅极所消耗的功率量，并最终损坏晶体管。

最近发展出使组件中材料的原子晶格发生应变而增进组件效能的其它 方法。通过增加半导体材料中的载子迁移率可使原子晶格产生应变并增进 组件效能。而组件的一层的原子晶格的应变是通过将应力层沉积在该层上 而得。举例来说，位于栅极电极上方而作为蚀刻终止层的应力氮化硅层可 经沉积以在晶体管的信道区域中诱导出应变。应力氮化硅层可具有压缩应 力或拉伸应力。

当已发展出具有相当高应力层级的等离子辅助化学气相沉积 (PECVD)氮化硅(SiN)层之时，仍需要一种用于形成相较于氮化硅层 (其介电常数通常为约7)而具有较高压缩或拉伸应力及较低介电常数的 介电层的方法。

发明内容

本发明的实施例一般提供形成含硼薄膜(例如氮化硼薄膜及氧化硼薄 膜)的方法。在一实施例中，一种形成氮化硼薄膜或氧化硼薄膜的方法包 括：将一含硼前体导入一腔室中；以及由该含硼前体而在腔室中的一基板 上沉积一含硼薄膜。含硼薄膜是经处理以增加薄膜中的氮或氧含量，并形 成氮化硼薄膜或氧化硼薄膜。处理含硼薄膜包括将含硼薄膜暴露于含氮前 体或含氧前体。处理含硼薄膜亦包括等离子工艺、紫外线(UV)硬化工艺、 热退火工艺或其组合。重复上述的导入、沉积及处理步骤，直到获得具有 一期望厚度的氮化硼薄膜或该氧化硼薄膜。

在另一实施例中，一种形成氮化硼薄膜或氧化硼薄膜的方法包括：将 一含硼前体及一含氮前体或是一含氧前体导入一腔室中。通过使含硼前体 与含氮前体或含氧前体产生反应，以化学气相沉积一氮化硼薄膜或氧化硼 薄膜于腔室中的基板上。

附图说明

为让本发明的上述特征更明显易懂，可配合参考实施例说明，其部分 乃绘示如附图式。须注意的是，虽然所附图式揭露本发明特定实施例，但 其并非用以限定本发明的精神与范围，任何熟习此技艺者，当可作各种的 更动与润饰而得等效实施例。

图1，绘示形成氮化硼或氧化硼薄膜的方法实施例的流程图。

图2，绘示FTIR，其显示根据本发明的实施例而在含硼薄膜以N₂处 理时，不同的N₂流速对于所获得的氮化硼层的组成的效应。

图3，绘示FTIR，其显示根据本发明的实施例而在含硼薄膜沉积时， 不同的基板支撑件温度对于接续形成的氮化硼层的组成的效应。

具体实施方式

本发明的实施例是提供沉积氮化硼、氧化硼及碳化硼薄膜的方法。氮 化硼、氧化硼及碳化硼薄膜可以为未掺杂的氮化硼(BN)、未掺杂的氧化 硼(B₂O₃)以及未掺杂的碳化硼(BC)薄膜，或是掺杂的氮化硼、氧化硼 或是碳化硼薄膜，例如氮化硼硅(BSiN)、氧化硼硅(BSi_xO_y)、氮化硼 碳(BCN)、氮化磷硼(PBN)、氮化硅硼(SiBN)以及氮化硼碳硅(BCSiN) 薄膜。