[发明专利]具有次表面二极管的集成电路

说明书

背景和发明内容

本发明一般涉及集成电路，更具体地涉及集成电路中的一对并联二极 管。

齐纳或雪崩二极管用于限制集成电路中的部件经受的电压。这些二极 管是集成电路外部的分立部件，或与要保护的元件一起专门集成在集成电 路中。分立二极管增加了部件和印刷电路板层面上的总成本。集成电路齐 纳二极管通过增大管芯面积增加了成本。

某些电路寄生具有在快速切换事件期间引起大的电压尖脉冲的人为电 感。尤其当晶体管漏到源的导通电阻被最小化时，电压尖脉冲频繁超过集 成电路晶体管的击穿(电压)。根据器件的架构，重复的击穿事件导致热 载流子电荷被捕获。横向MOS晶体管尤其易受影响。

本公开内容的集成电路包括并联连接的第一和第二二极管。第一二极 管具有第一击穿电压，且具有在基片的表面处彼此毗邻的第一P型区和第 一N型区，以形成横向二极管。第二二极管具有低于第一击穿电压的第二 击穿电压，且具有在基片中彼此横向毗邻的第二P型区和第二N型区，以 形成表面以下的横向二极管。第一和第二N型区交迭，而且第一和第二P 型区电连接，藉此第一和第二二极管并联。

第二P型和N型区在基片表面以下具有最大杂质浓度。该基片可包括 横向绝缘，例如表面中的沟槽，且第二二极管在沟槽以下。第一和第二P 型区在基片中可被分隔开，而且通过基片之上的互连电连接。或者第一和 第二P型区可交迭以形成电连接。第一和第二P型区可以是邻接表面处的 第一N型区和表面以下的第二N型区的公用P型区。公用P型区和N型区 在基板表面以下具有最大杂质浓度。

第一P型区可以是横向场效应晶体管的体区，而第一N型区是该场效 应晶体管的漏区。该场效应晶体管可以是绝缘栅型场效应晶体管。

当结合附图考虑时，根据本公开内容的以下详细描述，本公开内容的 这些和其它方面将变得显而易见。

附图简述

图1是现有技术的集成电路的截面图。

图2是根据本公开内容的第一实施例的包括一对并联二极管的集成电 路的截面图。

图3是根据本公开内容的第二和第三实施例的包括一对并联二极管的 集成电路的截面图。

图4A-4C分别是图1-3的器件在Vgs＝0伏时的TLP应激响应的曲线 图。

图5A-5C分别是图1-3的器件在Vgs＝5伏时的TLP应激响应的曲线 图。

图6是图1-3的器件的八个样本的重复TLP响应的表。

优选实施例的详细描述

图1示出了作为集成电路的示例的集成电路10，它包括现有技术的场 效应晶体管FET 12，其中能使用本公开内容的次表面二极管。集成电路包 括示出具有表面15的高压N型阱的基片14。场效应晶体管12包括在表面 15中形成的P型体区16和P型体16中的P型触点18。在P型体16中形 成N型区20作为源区。在表面15中形成N型漏区22，并通过基片14的 表面区30将N型漏区22与P型体16分隔开。在某些集成电路中，P型区 16和N型漏区22可交迭。在N型漏区22的表面15中形成了N型漏接触 区24。通过薄栅绝缘或氧化层28将示为多晶区的栅极26与表面15分开。 栅26从源区20横跨体区16和基片14的区30的毗邻部分延伸到漏区22 上。该结构是横向场效应晶体管的已知示例。

该横截面表示单个场效应晶体管的多个漏区或触臂，或可表示多个并 联的场效应晶体管。该场效应晶体管的击穿点在P型体区16与N型漏区 22之间的基片14的区30中。在重复击穿事件之后，热载流子电荷被捕获 到栅氧化物28中。这种电荷捕获使晶体管的参数随着时间变化。

如图2所示，集成电路10中可包括雪崩二极管40。通过插入雪崩二 极管40，破坏了晶体管的周期性。雪崩二极管40包括毗邻N型阴极区44 并与之相交的P型阳极区42。阴极区44与漏区22交迭。阳极区42包括基 片14的表面15处的P+阳极接触区46。在此具体实施例中，阳极接触区 46通过互连50与晶体管12的体16的P型触点18电连接。这将雪崩二极 管40置于与体16和漏22形成的横向PN二极管并联。