[发明专利]具有低占空比失真的电平转换器

说明书

技术领域

本发明公开的实施例涉及电平转换电路，更具体地，涉及呈现出低占空比失真和高供电电压裕度的高速电平转换电路。

背景技术

数字逻辑电路可以由不同供电电压供电。在一个例子中，集成电路包括：以第一供电电压工作的第一数字逻辑块，以及以第二供电电压工作的第二数字逻辑块。如果数字信号从一个逻辑块传递到另一个逻辑块，信号的数字电平必须被转换。称作电平转换器(level shifter)的电路有时被用于执行这种电平转换功能。

图1(现有技术)是传统电平转换器1的电路图。标记VDDL标明第一供电电压(例如，1.2伏)而标记VDDH标明第二供电电压(例如，1.8伏)。如果输入节点2上的数字输入信号IN从数字低逻辑电平(例如，接地电位或者接近接地电位)转变为数字高逻辑电平(例如，VDDL或者接近VDDL)，则反相器3将节点4上的信号转变为低电平，反相器5将节点6上的信号转变为高电平(转变为VDDL)，反相器7将节点8上的信号转变为低电平(转变为接地电位)。节点6上转变为VDDL的信号使厚栅绝缘体N沟道晶体管9导通。节点8上转变为接地电位的信号使厚栅绝缘体N沟道晶体管10关断。导通的晶体管9将节点11上的电压下拉到接地电位，因此使厚栅绝缘体P沟道晶体管12导通。关断的晶体管10允许传导的晶体管12将节点13上的电压上拉到第二供电电压VDDH。节点13上的高电压使厚栅绝缘体P沟道晶体管14关断。因此看到，输入节点2上从接地电位到VDDL的低-高转变被转换成了节点13上从接地电位到VDDH的低-高转变。本例子中，节点13上的数字信号穿过两个反 相器15和16，然后在节点18上的信号被第二数字逻辑块(其工作在第二供电电压VDDH)使用之前该数字信号被另一个缓冲器17缓冲。

图1的电平转换电路在许多应用中工作正常，但是随着信号速度的增加，可以看出该电平转换电路将大量不期望的占空比失真偏移(duty cycle distortion skew)带入信号。低-高信号转变经过该电路有第一传播延迟(TPD_LH)，而高-低信号转变经过该电路有第二传播延迟(TDP-HL)。高-低传播延迟时间受到N沟道晶体管10下拉节点13上的电压以及切换节点13上的信号能有多快的显著影响。低-高传播延迟时间受到P沟道晶体管12上拉节点13上的电压以及切换节点13上的信号能有多快的显著影响。晶体管10和晶体管12的尺寸能被调整，使得在工作电压、工艺和温度条件的某种设定下偏移很少或者没有。不幸的是，随着电路的工作电压、工艺和温度的变化，低-高传播延迟时间和高-低传播延迟时间彼此不同。

在一个例子中，希望电平转换器电路传导400MHz的数字信号。举例来说，如果正在被电平转换的信号是正在从发射器电路与时钟信号同步地传送到接收器电路的数据信号，而且如果该信号到达接收器的时间发生变化，那么时钟信号能工作的时钟频率就会降低。直到接收器已经接收到数据，时钟信号才能转变以对进入接收器的数据提供时钟控制。在400MHz信号的应用中，电路规范要求如果供应方波作为电平转换电路的输入，那么从该电路输出的经电平转换的信号必须具有不低于百分之三十的占空比，而且对于电压、工艺和温度角的所有排列情况都必须具有不超过百分之七十的占空比。不幸的是，图1的电路能具有的占空比失真比这要大。

图2是示出了输入到图1电路的50/50占空比400MHz的输入信号IN如何电平转换为具有80/20占空比的输出信号OUT的波形图。其占空比失真比电路规范所允许的要大。因此需要改进的电路。

发明内容

一种新型电平转换器电路接收在第一信号电压范围内转变(例 如，从接地电位变化到大约1.2伏的第一供电电压VDDL)的数字输入信号IN，然后将信号IN转化为在第二信号电压范围内转变(例如，从接地电位变化到大约1.8伏的第二供电电压VDDH)的数字输出信号OUT。该电平转换器电路包括反相电路、交叉耦合的电平转换锁存器、以及SR逻辑门锁存器。

反相电路接收数字输入信号IN，并输出该信号的经反相的版本和该信号的未经反相的版本。该反相电路由第一供电电压VDDL供电，使得信号的经反相的版本和未经反相的版本都在第一信号电压范围内转变。