[发明专利]使用保形绝缘体层形成互补金属元件

说明书

技术领域

本发明涉及用于使用消减(subtractive)方法和金属镶嵌(damascene)方法二者在紧密间距处形成金属元件(feature)的方法。互补金属图案可通过蚀刻金属层、在经蚀刻的表面上形成保形(conformal)介电层、以及随后沉积另一金属层而形成。

背景技术

在收缩的所占尺寸(footprint)内的半导体器件上增大元件密度(featuredensity)的方法持续地演化，以满足对于更小、更强大的电子器件的需求。然而，在一些例子中，实际考虑可能限制那些方法可演化的程度。例如，图1是在45nm工艺中在底层上形成的金属图案的现有技术例子的示例性截面图。如图所示，在图1中，金属102可通过公知的方法在底层106上形成为图案。例如，金属102可使用标准的光刻(photolithographic)技术来沉积并蚀刻。为了清楚起见，仅精细金属图案的例子的一部分以截面图示出。金属图案可形成任意数量的元件或连接线。可以设置绝缘体104以形成金属线108和110之间的势垒。金属线108和110可具有大约45nm的宽度112，并且绝缘体104可具有大约45nm的宽度114。同样地，元件的间距116大约90nm。

在一些传统例子中，为了容纳更密集布置的元件，通常需要减小间距。对于如上所述的传统制造方法，这将需要发展到更加昂贵的制造手段。例如，可能需要更加昂贵的光刻工具。因而，所期望的是开发增大元件密度而不增加制造成本的方法。

另外，由于线宽减小，导电线的金属量也减小，因而导致导电线的阻抗增大。因而，可期望的是开发可应对增大的元件密度而不相应地减小导体线宽的方法。例如，为了符合相同区域中更宽的导体线，所期望的是最小化它们之间的间隙宽度。

发明内容

本发明由所附的权利要求限定，并且本部分的任何内容都不作为对那些权利要求的限制。总体上，本发明针对一种形成非常密集的金属线的方法。

本发明的第一方面提供一种用于在底层上沉积至少两个金属层的方法，该方法包括：在底层上沉积第一金属层；掩蔽第一金属层使得第一金属层包括第一被掩蔽的部分和第一未掩蔽的部分；以及蚀刻第一金属层使得第一未掩蔽的部分去除到底层；在第一金属层上和底层上沉积第一中间层；在第一中间层上沉积第二金属层；以及平坦化第二金属层以在第一基本上平坦的表面处共同暴露第一中间层和第二金属层。

本发明的另一方面提供一种在底层上形成第一金属元件和第二金属元件以用于半导体器件的方法，该方法包括：在底层上沉积第一金属层；掩蔽第一金属层使得第一金属层包括第一被掩蔽的部分和第一未掩蔽的部分，其中第一被掩蔽的部分和第一未掩蔽的部分与互补的图案相对应；蚀刻第一金属层使得第一未掩蔽的部分去除到底层，离开第一金属元件；在第一金属层上和底层上沉积第一保形介电层；在第一保形介电层上沉积第二金属层；以及平坦化第二金属层以形成第二金属元件，并且在基本上平坦的表面处共同暴露第二金属元件和第一保形介电质。

在此描述的本发明的每个方面和实施例可以单独地或彼此结合地使用。

现在将参考附图描述优选的方面和实施例。

附图说明

图1是具有在45nm工艺中形成的金属图案的底层的现有技术例子的截面图。

图2是根据本发明实施例的用于在底层上形成金属线的方法的示例性流程图。

图3至6是示出使用根据本发明实施例的方法在底层上形成金属线的阶段的截面图。

图7是根据本发明实施例在底层上的金属线的截面图。

图8是根据本发明实施例在底层上的金属线的截面图。

图9是用于单片(monolithic)三维存储器阵列的根据本发明实施例形成的金属线的截面图。

图10A至C是根据本发明实施例在底层上的金属线的平面图。

图11是根据本发明实施例在第一金属线和第二金属线之间的连接的平面图。

具体实施方式

现在将参考如附图所示的一些实施例对本发明进行详细描述。在下面的描述中，为了提供本发明的全面理解，阐明了大量的具体细节。然而，对于本领域技术人员显而易见的是，本发明可以没有一些或所有这些具体细节而实施。在其它实例中，为了避免不必要地使本发明模糊，没有详细描述公知的工艺步骤和/或结构。