[发明专利]利用等离子体增强化学气相沉积来制造高机械性能的极低K膜的新型硅前驱物

说明书

发明背景 

发明领域

本发明实施方式大致涉及集成电路的制造，详言之，本发明的实施方式涉及一种沉积用于集成电路的低介电常数膜的方法。 

相关技术的说明 

自从数十年前引入集成电路之后，集成电路的尺寸就显著缩小。从那时起，集成电路大致依循每两年尺寸缩减一半(一般称作摩尔定律(Moor’s Law))的趋势发展，这意味着芯片上的器件数目每两年增加一倍。如今的制造厂已能常规生产特征尺寸为90nm甚至65nm的器件，而未来的制造厂将能生产特征尺寸更小的器件。 

器件尺寸持续缩减，也造成低介电常数(k)值膜的需求持续增加，因为必须降低相邻金属线间的电容耦合方能进一步降低集成电路上的器件尺寸。特别是，需要具有低介电常数，低于约4.0的绝缘体。具有低介电常数的绝缘体的实例包括旋涂玻璃、掺氟的硅玻璃(FSG)、掺碳的氧化物和聚四氟乙烯(PTFE)，此均为市面有售的。 

近来，已研发出k值小于约3.0，甚至小于约2.5的低介电常数有机硅膜。用来发展低介电常数有机膜的方法是从一种包括有机硅化合物及一含有热不稳定物种或挥发性基团的化合物的气体混合物来沉积出此膜，接着后处理该沉积出的膜以移除该沉积膜中的热不稳定物种或挥发性基团(如，有机基团)。自沉积膜中移除热不稳定物种或挥发性基团在膜中产生出纳米尺寸的空洞，其降低膜的介电常数，因为空气的介电常数大约为1。 

虽然已研发出上述具有想要的介电常数的低介电常数有机硅膜，但一些这类低介电常数膜的机械性质不如预期，例如较差的机械强度，造成膜容易在后续半导体处理过程中受到损害。可能损害低介电常数膜的半导体处理步骤包括用来图案化此低介电常数膜的等离子体型蚀刻处理。此外，自此介电膜上移除光刻胶或底部抗反射涂层(BRAC)的灰化处理和湿蚀刻处理也可能损害该膜。 

因此，亟需一种用来制造具有改良机械性能和可耐受后续基板处理步骤损害的低介电常数膜的方法。 

发明概述 

本发明大致提供用来沉积低k膜的方法。在一种实施方式中，此方法包括引入一种或多种有机硅化合物到腔室中，其中该一种或多种有机硅化合物包括具有以下通式结构的化合物： 

其中每一R¹具有C_nH_2n+1、OC_nH_2n+1或C_mH_2m-1的通式，其中m是1至3，n是0至3，且R²选自由(CH₂)_a、C＝C、c≡c、C₆H₄、C＝O、(CF₂)_b及其组合所组成的群组，其中a和b独立地为1至4，或是具有如下通式结构： 

其中每一R³具有C_nH_2n+1、OC_nH_2n+1或C_mH_2m-1的通式，其中m是1至3，n是0至3，且c和d独立地为1至4。此方法也包括向腔室中引入成孔剂(pyrogen)并在RF功率存在下将该一种或多种有机硅化合物和成孔剂反应，以在腔室中于基板上沉积一低k膜。之后，对此低k膜施以后处理，以基本上移除此低k膜上的成孔剂。后处理可包括UV、电子束或热退火处理。此经后处理的低k膜包含Si-C_x-Si键。 

在另一种实施方式中，一种沉积低k膜的方法包括引入一种或多种有机硅化合物到腔室中，其中该一种或多种有机硅化合物包含具有以下通式结构的化合物： 

其中每一R⁵具有C_nH_2n+1、OC_nH_2n+1或C_mH_2m-1的通式，其中m是1至3，n是0至3，且e为1至3或是具有如下通式结构