[发明专利]构架物理综合

说明书

相关申请

本申请要求于2007年7月23日提交的美国临时申请No.60/951,436(档案号：02986.P059Z)的优先权，该临时申请作为参考而被结合于此。本申请还与于2008年7月22日提交的名称为“Architectural Physical Synthesis”的申请no.12/177,869(档案号：02986.P1117)相关，并与该申请于同一日提交。

技术领域

本发明主要涉及集成电路设计领域，并且尤其涉及通过高层描述(highlevel div)的综合(synthesis)过程来进行集成电路设计。

背景技术

对于VLSI(超大规模集成)级的数字电路设计工艺而言，设计者常常采用计算机辅助技术。已开发了诸如硬件描述语言(HDL)的标准语言来描述数字电路，以辅助复杂数字电路的设计和模拟。诸如VHDL和Verilog的多种硬件描述语言已逐渐成为行业标准。VHDL和Verilog是通用硬件描述语言，其允许使用抽象数据类型来定义芯片原始级、寄存器传输级(RTL)或行为级的硬件模型。随着器件工艺继续进步，已开发了各种产品设计工具以使HDL适合用于新的器件和设计风格。

在利用HDL代码设计集成电路时，首先编写代码，并由HDL编译器对所编写的代码进行编译。HDL源代码在某一层描述电路元件，且编译程序通过所述编译而产生RTL网表(nestlist)。RTL网表由多个RTL对象或组件以及多个网络(net)(该网络为所述组件之间的信号连接)构成。所述RTL网表通常是与技术无关的网表，因为其与特定厂商的集成电路(例如，现场可编程门阵列(FPGA)或专用集成电路(ASIC))的技术或架构无关。所述RTL网表对应于电路元件的示意性表示(与行为表示相比)。然后执行映射操作，以从与技术无关的RTL网表转换到可以用来创建厂商技术或架构中的电路的技术专用网表，所述映射操作包括对实例(instance)进行布局以及对互连(interconnection)进行布线，以使得电路满足给定的时序、间隔和功率约束。

如图1所示，早期的电子设计自动化(EDA)是完全将HDL综合与布局/布线过程相分离的。在操作11，准备HDL代码。在操作13，对操作11中所准备的HDL进行编译并综合，以产生网表，通常通过执行逻辑优化对该网表进行优化。在此之后，映射过程将所述网表映射至特定目标技术/架构。在操作13结束之后，便已完成了综合，且现在可提供专用于厂商的IC中使用的技术/架构的网表。该网表有效地位于门级，且基于预布局信息(例如，扇出计数、或所连接的组件类型及尺寸)通过使用互连性质统计模型来对时序分析进行估算。在综合之后，可在操作15对逻辑电路执行传统的布局操作，并在操作17对网表进行局部改变(仅在芯片原始级、单元级或门级上)，以满足时序性能。之后，在操作19执行传统布线操作，以创建每一IC中的电路设计。如果存在一些未满足的约束，则所述过程通过回路迭代(iteration)进行修改。

以前，当在早期综合工具中实例延迟较为突出时，基于统计模型的时序估算是足够精确的，从而综合与布局的分离需要相对较少次迭代来返回至HDL和综合阶段。

然而，利用收缩技术节点，互连延迟变得非常显著，超过了门延迟。这导致综合操作中的延迟估算与布局和布线操作之后的实际延迟之间的关联越来越小，致使后综合(post-synthesis)与后布置(post-layout)结果之间缺乏时序预测能力。因此，在很多情况下，在布局和布线过程之后，电路物理布置无法满足电路设计标准，且通常设计必须从综合步骤重新开始，并重复综合/布局/布线过程。

为对综合进行改善，在综合过程期间考虑与设计相关的物理特性(例如，布局)是非常重要的。现已采用了一系列技术来将布局信息引入综合过程，例如元件平面布置、区域内最佳化(IPO)以及物理综合。