[发明专利]减少半导体装置中的噪声

说明书

技术领域

本发明大体来说涉及半导体装置，且更明确地说，在一个或一个以上实施例中涉 及操作非易失性多级存储器单元。

背景技术

存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在 许多不同类型的存储器，尤其包含随机存取存储器(RAM)、只读存储器(ROM)、 动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器装置作为非易失性存储器用于广泛的电子应用中。快闪存储器装置通 常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。

快闪存储器的用途包含用于个人计算机、个人数字助理(PDA)、数码相机及蜂 窝式电话的存储器。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存 储在快闪存储器装置中。此信息尤其可用于个人计算机系统中。

两种常见类型的快闪存储器阵列架构是“NAND”及“NOR”架构，如此称谓是 因为每一者的基本存储器单元配置所布置的逻辑形式。

NAND阵列架构将其浮动栅极存储器单元阵列布置成矩阵，使得所述阵列的每一 浮动栅极存储器单元的栅极均成行地耦合到选择线。然而，每一存储器单元并未通过 其漏极直接耦合到列感测线。而是，阵列的存储器单元在源极线与列感测线之间源极 到漏极地串联耦合在一起。

可将NAND阵列架构中的存储器单元编程到所需状态。也就是说，可将电荷置于 存储器单元的浮动栅极上或从所述浮动栅极移除电荷以使所述单元处于若干所存储的 状态中。举例来说，单级单元(SLC)可表示两种数字(例如，二进制)状态，例如， 1或0。快闪存储器单元还可存储多于两种数字状态，例如，1111、0111、0011、1011、 1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此 类单元可称作多状态存储器单元、多数字单元或多级单元(MLC)。MLC可允许在 不增加存储器单元的数目的情形下制造较高密度存储器，这是因为每一单元可表示多 于一个数字(例如，位)。MLC可具有多于一个经编程状态，例如，能够表示四个数 字的单元可具有十六个经编程状态。对于一些MLC，十六个经编程状态中的一个状态 可以是经擦除状态。对于这些MLC，所编程的最低编程状态不会超过经擦除状态，也 就是说，如果将单元编程到最低状态，那么其保持于经擦除状态中而非具有在编程操 作期间施加到所述单元的电荷。其它十五个状态可称作“非擦除”状态。

随着NAND快闪存储器按比例调整为更小大小(例如，从70nm到50nm到35 nm)，随机电报信号(RTS)噪声(也称为1/f噪声，因为其与频率f成反比)的效应 可变得更严重。当感测存储器单元时，感测电流可因RTS而跳跃。举例来说，如果感 测电流通常将为500nA，那么其可随机地从425nA跳跃到565nA。这些跳跃有时称 为“量子跳跃”。在某些情况下，量子跳跃可导致感测误差，例如，与感测存储器单 元的状态相关联的测量电流的误差。

以下印刷出版物反映了RTS噪声背后的流行理论，提出其可能是由形成并填充存 储器单元栅极电介质(例如，氧化硅界面)中的陷阱引起的：Hui Tian(惠田)及Abbas El Gamal(阿巴其·埃尔·加迈尔)的“Analysis of 1/f Noise in Switched MOSFET Circuits (对开关MOSFET电路中的1/f噪声的分析)”，IEEE电路及系统汇刊-II：模拟及数 字信号处理，第38卷，第2期，151到157页，2001年2月。

实验已经显示，关断半导体装置可从陷阱释放电荷载流子(例如，电子)。所陷 获的电荷载流子可阻断其它载流子跨越电介质的流动。与填充所形成的陷阱相比，形 成陷阱可为缓慢的过程。经设计以对抗RTS噪声的一些操作方法涉及多次(例如，100 次)接通及关断装置且测量平均电流以确定因RTS所致的近似变化。此类操作方法可 导致较慢的感测操作。

附图说明

图1是可与本发明的一个或一个以上实施例一起使用的非易失性存储器阵列的一 部分的示意图。

图2A图解说明根据本发明的一个或一个以上实施例的存储器单元的横截面图。

图2B图解说明图2A的一部分的展开图。