[发明专利]用于同步串行接口NAND的设定存取及修改的系统及方法

说明书

技术领域

本发明的实施例大体上涉及存取及修改NAND快闪存储器装置的设定，且更明确地说，涉及存取及修改经配置以经由串行外围接口互连的NAND快闪存储器装置的设定。

背景技术

一般来说，大部分NAND快闪存储器装置经由众多输入引脚在NAND快闪装置与主机装置之间使用并行通信。尽管有效，但引脚的数量极大地增加NAND快闪存储器装置在集成电路(IC)芯片上占用的空间量。作为并行通信的替代方案，串行通信可减少互连件的数目。然而，关键功能性可能随输入引脚的数量减少而减少。

串行外围接口(SPI)准许在主装置与一个或一个以上从属装置之间的同步串行数据链路。对于到一个从属装置的同步串行连接，SPI使用四条线，其包括芯片选择(CS)、串行时钟(SCK)、主输出从输入(MOSI或SI)及主输入从输出(MISO或SO)。为了与额外从属装置通信，唯一额外CS线伴随每一装置，但额外装置可共享相同的SCK、SI及SO线。由于从属装置由主装置一次选择一个，所以在任何给定时刻将仅一个从属装置与主装置通信。

主装置通常通过将CS设定为低来启用从属装置。一旦经启用，从属装置便可与主装置通信。通过与串行时钟信号(SCK)同步的数据传输，主装置起始数据帧，在从输入(SI)线上发送数据信号且在从输出(SO)线上接收数据。因为传输及接收两者同时发生，所以SPI通信可被称为全双工。

已经配置以使用SPI通信的装置包括EEPROM及NOR快闪存储器(两种形式的非易失性存储器装置)。SPI EEPROM允许具有少至八个引脚的IC，而常规EEPROM可能需要32个引脚或更多。SPI NOR快闪存储器同样允许具有实质上比常规NOR存储器少的引脚的IC。

NOR快闪存储器可被认为非常适合于SPI。因为NOR快闪存储器提供全地址及数据总线，所以NOR可提供对任何存储器位置的随机存取。因此，通过例如SPI等串行通信协议，NOR可相当容易地输出所要数据点。

另一方面，在许多应用中，NOR快闪通常可证明不如例如NAND快闪等其它存储器格式那样合乎需要。与NOR快闪相比，NAND快闪存储器使用较短擦除时间，同时占用较小的裸片空间。另外，与NOR快闪相比，NAND快闪存储器单元可耐受较大数目的写入及擦除循环，通常为十倍或十倍以上。

部分地归因于NAND存储器的逐页读出而非提供对任何存储器位置的随机存取的性质，NAND在历史上已被认为不适合于供与SPI一起使用。此外，因为许多标准NAND功能性取决于在某些时间启用各种输入引脚，所以组合两者的尝试可能需要从SPI到标准NAND的难操纵的转译且/或可能不能提供可能所要的许多有用特征。

本发明的实施例可针对于上文陈述的问题中的一者或一者以上。

附图说明

图1为根据本发明的实施例的经配置以与主装置通信的SPI NAND存储器装置的框图；

图2为说明在主装置与图1的存储器装置之间的通信的方法的流程图；

图3为说明使用图1的存储器装置执行寄存器写入操作的方法的流程图；

图4为说明在图3的执行寄存器写入操作的方法期间信号的时序的时序图；

图5为说明使用图1的存储器装置执行寄存器读取操作的方法的流程图；

图6为说明在图5的执行寄存器读取操作的方法期间信号的时序的时序图；

图7为说明读取图1的存储器装置的参数页的方法的流程图；

图8为根据本发明的实施例的经配置以包括一次性可编程(OTP)存储器块的SPINAND存储器装置的框图；

图9为说明对图8的存储器装置中的一次性可编程(OTP)存储器执行操作的方法的流程图；

图10为说明对图8的存储器装置中的一次性可编程(OTP)存储器按页或块进行写入保护的方法的流程图。

具体实施方式

参看图1，SPI NAND存储器装置10使用串行外围接口(SPI)协议与主装置12介接。控制器14包括四个接口引脚，所述接口引脚包括用以接收芯片选择信号CS 16的芯片选择(CS)引脚、用以接收时钟信号SCK 18的时钟(SCK)引脚、用以接收输入信号SI 20的从输入(SI)数据输入引脚及用以输出输出信号SO 22的从输出(SO)数据输出引脚。在主装置12与控制器14之间的数据传送经由输入信号SI 20及输出信号SO 22串行地发生。