[发明专利]控制数据信道的优化解决方案

说明书

技术领域

本发明系大体上关于内存系统的领域，且尤关于控制多重内存信道。

背景技术

现今计算机系统变得愈来愈复杂，且先进的技术导致处理器速度更为增加，要将系统效能最佳化变得愈来愈难，其效能往往大大地取决于该既定系统的内存的频宽(bandwidth)和等待时间(latency)。因此，存取内存时用最小的等待时间，并用最高的频宽系可增进且/或最佳化该系统的效能。当存取该内存与完成既定内存要求所需的时间增加时，该系统的速度降低。所以，任何存取时间的减少，和/或在该内存总线的整体输贯量(throughput)的增加系可有益于系统效能。

包含桌上型计算机、图形转接卡及尤其笔记型计算机的许多系统系使用动态随机存取内存(dynamic random access memory，简称DRAM)。DRAM装置在包含且最显著的静态随机存取内存(staticrandom access memory，简称SRAM)装置的其它内存技术中具有许多优势。这些优点中最重要的是较高的储存密度和较少的电力消耗。然而，当准备在每个之后的存取的DRAM装置内的该内存单元和其它组件时，这些优点造成许多时间延迟的损失，例如在每个读取/写入存取之前/后。这样的延迟的例子包含执行列预充电(row precharge)、列再生(row refresh)、与列启动(row activation)。当遭受这些延迟时，为了更精确地管理与控制记忆体操作，已经创造出传送在读取/写入存取之间的额外的指令，其导致额外的负担(overhead)。为了藉由使内存管理对于中央处理单元是透通的(tranparent)以改善系统效能和设计，典型上由专用的内存控制器来管理内存存取，该内存控制器控制进出该内存的数据流并执行必要的内存管理指令，例如列预充电与列启动。

今日使用的大部分的DRAM系属于该双倍数据速率同步DRAM(double-data-rate synchronous DRAM，简称DDR SDRAM)家族。DDR SDRAM(包含DDR2和DDR3)系藉由依据该系统的频率(clock)来在选通讯号(strobe signal)的上升和下降边缘上转移数据，以达成大于单一数据速率SDRAM的频宽。这有效地加倍该转移速率，因此增进系统效能，而不需增加该内存总线的频率。除了数据转移速度之外，系统的效能将也受该内存总线宽度的影响。一般说来，该总线宽度系取决于多少平行数据线是可用于沟通该内存单元。内存控制器的总线宽度也将决定该控制器一次可管理多少位数据。这样的范围可从早期系统中的8位，到更复杂系统和图形卡中的256位。要进一步增进DRAM效能，在此案例中藉由寻址该总线宽度，许多主机板系配置有双信道内存(dual-channel memory)，其藉由有效加倍该总线宽度以加倍在该DRAM和该内存控制器之间的该数据输贯量。

双通道(或更一般地说成多通道)技术系主要创造以对付该瓶颈问题。如之前所指出的，该内存控制器的配置系将典型上决定可使用的DRAM的类型和速度、及每个个别内存模块的最大大小、与该内存的整体内存容量。内存控制器存在有各种固有的特征和能力，但以前它们典型上配置以控制单一内存信道。单一信道内存控制器的优点包括它的低成本和灵活性。然而，当单一信道内存控制器的效能不足以追上该CPU的效能时，其可造成瓶颈。在许多案例中，如果该内存控制器无法维持该所需数据流，则该CPU可保持闲置与没有数据可处理。一般通则上，当该CPU总线输贯量超过该单一内存信道的该总线输贯量时，多数单一信道内存遭遇此瓶颈效应。

藉由有效地加倍可用内存频宽的总数，双通道配置典型上减轻此瓶颈问题。不同于单一内存信道，加入第二个平行通道以藉由同时运作两内存信道来减少该瓶颈。因此，双通道架构系可利用现存SDRAM(例如DDR)技术并改善存取内存的方法。为了使用双信道内存控制器，该DRAM装置系典型上分成两个不同总线以允许两个内存控制器能并行存取它们，因此加倍该总线的理论频宽总数。从功能的观点来看，可建构更多的信道(每个DRAM单元一个信道可证明为完美解决方案)，但是由于线总数(wire count)、线电容(line capacitance)、与每个并行存取线需要相同长度的线，所以一般来难完成额外的通道。目前，较高端的图形子系统系可实现四个平行运作的64位同步内存控制器，以一次管理总共256线的数据。在一些案例中，支持多重信道的内存控制器系可设计来运作在“联动模式(ganged mode)”，其中，例如两个64位内存控制器可使用来存取128位内存装置，或管理单一逻辑128位接口。