[发明专利]具有设备间和设备内光学互连的三维管芯叠层

说明书

背景技术

相关申请的交叉引用

本专利申请可包括与下列专利申请相关的主题，所有这些专利申请在此并入以供参考：(1)题为“PHOTONIC INTERCONNECTS FOR COMPUTERSYSTEM DEVICES”的美国专利申请，发明人为Raymond G.Beausoleil，MacroFiorentino，Norman Paul Jouppi，Qianfan Xu，Robert Samuel Schreiber和NathanLorenzo Binkert，代理人案号为200704210-1；以及(2)题为“THREE-DIMENSIONAL MEMORY MODULE ARCHITECTURES”的美国专利申请，发明人为Moray McLaren，Jung Ho Ahn，Alan Lynn Davis，Nathan Lorenzo Binkert和Norman Paul Jouppi，代理人案号为200703074-1。

技术领域

本发明大体涉及用于计算机系统的处理器和存储器。

背景技术

未来硅基计算机系统的发展主要地受到信号完整性、基于导线的全局信号传输和热特性的相关问题的限制。随着集成电路加工技术日益减小晶体管的尺寸，互连这些晶体管的导线越来越成为限制问题。

在芯片上，可基于导线的长度来对导线进行分类：(i)长度较短并在单一执行单元(诸如加法器)内连接晶体管的局部导线；(ii)连接邻近子系统(诸如寄存器堆和执行单元)的中等长度导线；以及(iii)连接远距离子系统(诸如高速缓存控制器与寄存器堆)的全局导线。

局部导线随晶体管缩放，因此并没有多大问题。中等导线受益于合适的转发器插入和低K介电材料。

然而，在高性能系统中，全局导线是个问题，这是因为除了其它的因素之外，它们必须由大晶体管进行驱动。这消耗大量的功率，进而产生大量的热量。鉴于晶体管的密度和在高级处理器中随温度增加的呈指数升高的漏电流，这成为一个问题。

注入信号的品质随导线长度而降低的事实加剧了全局导线的问题。这种降低是由于电容性耦合噪声问题而引起的。实质上，当导线变得更长，它变成了更好的天线。该电容性耦合噪声问题可通过屏蔽来进行修正，但是屏蔽又会由于截面带宽的减小而影响性能，因为屏蔽导线占据了设备上的区域，该区域本可以被用于将增加带宽的信号。

芯片外的导线在功率、信号完整性、每比特能量输出带宽(energy per bitoutput bandwidth)方面，以及在需要为焊盘(pad)分配的管芯区域方面也会成为问题。

需要用于使计算机系统能够克服信号完整性、基于导线的全局信号传输和热特性的这些限制的解决方案。

发明内容

根据本发明的各个实施例来描述封装在管芯的三维(3D)叠层(stack)中的计算机系统。在一个实施例中，该计算机系统封装包括电管芯和耦合到该电管芯并与该电管芯堆叠的光学管芯。该电管芯包括用于处理和传送电信号的电路，以及该光学管芯包括用于传输光学信号的结构。该电管芯具有比该光学管芯小的面积，从而使得该光学管芯包括暴露的背板(mezzanine)，该背板被配置为具有光学输入/输出端口。此外，该封装可被配置为提供抵抗用于外部光学连接的插入力的结构支撑。

附图说明

图1是根据本发明实施例的封装在包括光学管芯的3D管芯叠层内的计算机系统设备的截面视图。

图2是根据本发明实施例的多集群(cluster)计算机系统的示意图。

图3示出了根据本发明实施例的图1所示的计算机系统设备的四个管芯层的分解等距视图。

图4A提供了示例处理器管芯布局，其示出了根据本发明实施例的与单个集群相关的电路。

图4B示出了根据本发明实施例的存储器控制器管芯的块片(tile)。

图5是根据本发明实施例的单个计算集群的电路的示意图。

图6示出了如图1所示的根据本发明实施例的计算设备的这四个管芯层的放大分解等距视图。

图7是光学管芯的顶视图，其示出了根据本发明实施例的双面光学背板。

图8是根据本发明另一个实施例的封装在包括光学管芯的3D管芯叠层内的计算机系统设备的截面视图。

具体实施方式

本申请公开了三维管芯叠层架构和封装技术的实施例。这里公开的实施例可以用来有利地用光学互连代替全局互连的基于导线的电子信号传输。