[发明专利]RF-IC封装方法及所获得的电路

说明书

技术领域

本发明涉及RF-IC封装方法，该封装方法实际上消除了电感器和电路的不同部分的传输线之间的长程电磁串扰。

背景技术

典型地，今天的芯片或集成电路(IC)包括多个IP块(或构件块)以及多个电感器，通常是RF电感器。这些IC电感器对于实现许多完全集成的收发器芯片所需的压控振荡器是必需的，这些收发器芯片今天提供给市场，用于多无线通信协议。所需的电感值典型为几个nH，并且优选地应当可以针对应用调节，然而品质因子优选地应当尽可能高。优选地，附加的好处可以是低的净磁场，导致与其他电感器(图1)或互连线之间的较低的磁耦合，这是在WO1998005048A1、WO2004012213A1、WO2005096328A1和WO2006105184A1中公开的特殊电感器布局的目的。

WO98/05048A1涉及平面磁场电感器/变压器及方法，具有至少三个的多个平面环形/螺旋形导体线圈，这些线圈按照简单的/复合的环路方式彼此相接来设置。这些环路承载由信号源产生的电流，并且多个相邻的平面环形/螺旋形导体线圈设置成使得预定范围上多个环形/螺旋形导体线圈的磁矩(moment)的抵消最大化。

WO2004/012213A1公开了一种具有平面螺旋形绕组的平面电感，尤其是用于单片HF振荡器的平面电感，其中每一个绕组是“8”字形式，具有沿着相同方向承载电流并且在两个环路之间延伸的三个交叉导体。

WO2005/096328A1公开了一种用于减小VCO谐振器之间的EM互耦合并且用于在单个半导体芯片上实现它的方法和系统。电感器可以是“8”字形、四叶苜蓿形、单圈、多圈、彼此相对旋转、和/或彼此相对垂直偏移。

WO2006/105184A1公开了一种用于集成电路或印刷电路板中以减少或最小化干扰的方法和装置。利用耦合在一起并且配置成电流沿不同方向流经电感器的两个或更多个电感器形成电感，从而至少部分抵消磁场。

在设计电路时，可以微调电感器的配置以及电路的各部分的相对位置，以提供最优的干扰或噪声控制。

如上所述，已知包括电感器及其他的RF-IC。

下面的文献涉及一个电路内的单个电感器及其优化。

US2005/190035公开了一种用于集成电路的芯片上电感器器件，采用IC的多个金属层上的线圈，具有位于线圈和电感器的磁芯之间、在线圈之间延伸的堆叠通道的电连接器。磁性材料的薄膜可以形成在电感器末端，以便为电感器提供闭合的磁路。因而获得了小(例如晶体管)尺寸的高Q因子电感器。

WO2005/091499涉及形成在电介质材料的顶部、在彼此的顶部凸出的各种螺旋形电感器。在第一和第二螺旋形电感器的中心部分形成电容器电极，该电容器电极各自占据相关图案的外周边区域的20-60％的面积。在第一电介质衬底的上表面上放置其上形成有第一接地层的第三电介质衬底。在第二电介质衬底的下表面上放置第二接地层。

EP0780853涉及与典型的集成电路制造相容的具有提高的Q的电感器结构，包括螺旋形电感器，在集成电路的电阻性衬底和螺旋形电感器之间具有减少电感器的功率损耗的导电面。在导电材料中可以形成区段图案，以防止涡流流经导电面并减小螺旋形电感器的电感。对其中形成分段导电面的图案进行优化，可以增加电感器的Q。分段的导电面可以由金属、多晶硅或衬底的重掺杂区来制造。

US2003127686涉及具有对称的感应器件的集成电路，具有接地屏蔽。在一个实施例中，用于集成电路的对称感应器件包括衬底、主金属层和屏蔽。衬底具有工作表面。主金属层具有至少一对电流路径区。电流路径区对中的每一个按照大致规则多边形形成，该规则多边形关于与衬底的工作表面垂直的对称面大致是对称的。将屏蔽图案化成关于对称面大致对称的区段。屏蔽的至少一些区段的中间部分大致与对称面垂直地形成，因为中间部分与对称面交叉。

相反，本发明涉及RF-IC封装方法，该封装方法实际上消除了电感器和电路的不同部分的传输线之间的长程电磁串扰。

据信距离d远大于其各自直径的两个平面电感器之间的磁耦合因子c典型可表示为：

c=Kd3]]>

其中K是比例常数。对于根据WO2004/012213A1的“8”字形电感器，两个相同的眼睛(eyes)的距离是