[发明专利]用于跨越指令高速缓冲存储器线的指令的预解码修复高速缓冲存储器

说明书

技术领域

本发明大体上涉及改进处理具有多种长度的指令的处理器中的效率的技术，且更明确地说，涉及用于在预解码修复高速缓冲存储器中存储针对跨越两个或两个以上高速缓冲存储器线的指令的预解码信息的有利技术。

背景技术

许多处理器支持具有可变长度指令的指令组。举例来说，处理器的指令组可由32位指令和16位指令组成。处理器也可具有分级存储器配置，所述分级存储器配置具有多层高速缓冲存储器，包含(例如)指令高速缓冲存储器、数据高速缓冲存储器和系统存储器。如果处理器还具有在高时钟速率下以持续时间较短的管线级操作的深执行管线，那么也有可能处理器具有预解码级，用以预处理指令以便使后续的解码级简化，且因此使管线成流线型。所述预解码管线级一般在指令高速缓冲存储器未中期间操作，以部分地解码因指令未中而提取的指令。预解码信息连同所提取的指令一起被写入到指令高速缓冲存储器中。

在可变长度指令处理器中，因未中而提取的指令可具有不同的长度，且较长的指令可能跨越两个高速缓冲存储器线。对于跨越两个高速缓冲存储器线的指令，指令的两个部分均必须被提取以便正确地预解码所述指令，这增加了预解码功能的复杂性，且可能影响性能和电力利用率。

发明内容

在本发明的若干方面中，本发明认识到可通过使用预解码修复高速缓冲存储器来改进性能和节省电力。本发明的第一实施例认识到需要一种填充预解码修复高速缓冲存储器的方法。提取指令的存储在第一高速缓冲存储器线中的第一部分。还提取指令的存储在下一高速缓冲存储器线上的第二部分。在处理器管线级中预解码指令的第一部分和第二部分，以形成经修复的预解码信息。利用与所述指令相关联的地址将经修复的预解码信息写入预解码修复高速缓冲存储器中。

本发明的另一实施例提出一种用于执行跨越两个高速缓冲存储器线的指令的方法。提取跨越两个高速缓冲存储器线的指令的第一部分，指令的第一部分存储在指令高速缓冲存储器中的第一高速缓冲存储器线中。从与指令高速缓冲存储器分开的预解码修复高速缓冲存储器提取与所述指令相关联的预解码信息。还提取指令的存储在第一高速缓冲存储器线之后的下一高速缓冲存储器线中的第二部分。响应于预解码信息而执行所述指令。

另一实施例提出一种用于利用预解码修复高速缓冲存储器的设备。指令高速缓冲存储器可操作以在指令高速缓冲存储器线中存储具有至少第一长度和第二长度的指令，第二长度比第一长度长。预解码器可操作以预解码从指令高速缓冲存储器提取的具有无效预解码信息的指令，以形成经修复的预解码信息。预解码修复高速缓冲存储器可操作以存储与指令高速缓冲存储器中跨越两个高速缓冲存储器线的具有第二长度的指令相关联的经修复的预解码信息。

从以下具体实施方式和附图将明白对本发明以及本发明的其它特征和优点的更完整的理解。

附图说明

图1说明其中可有利地使用本发明的实施例的示范性无线通信系统；

图2说明具有处理器、层1指令高速缓冲存储器(L1 I高速缓冲存储器)、层2高速缓冲存储器(L2高速缓冲存储器)和预解码修复高速缓冲存储器的指令流逻辑；

图3A说明含有16位和32位的不同长度指令的示范性程序段；

图3B说明含有来自图3A的程序段300的指令的示范性L1 I高速缓冲存储器线；

图4A说明示范性L1 I高速缓冲存储器段；

图4B说明用于准备预解码修复高速缓冲存储器条目的管线级图；

图4C是说明用以通过从预解码修复高速缓冲存储器提取用于跨线指令(跨越两个高速缓冲存储器线的指令)的有效预解码位来节省电力的操作的处理器管线级图；

图5是在L1 I高速缓冲存储器中的未中时遵循的且用于准备到预解码修复高速缓冲存储器的条目的操作步骤的过程；及

图6是当从L1 I高速缓冲存储器提取跨线指令时遵循的操作步骤的流程图。

具体实施方式

现在将参看附图更完整地描述本发明，附图中展示了本发明的若干实施例。然而，本发明可以各种形式体现，且不应被理解为限于此处所陈述的实施例。相反，提供这些实施例是为了使本发明将透彻和完整，且将完全将本发明的范围传达给所属领域的技术人员。