[发明专利]具有整数和分数时间分辨力的可编程延迟电路

说明书

技术领域

本发明大体上涉及电子电路，且更具体地说，涉及延迟电路。

背景技术

例如触发器或锁存器等同步电路可从一个源接收数据信号，且从另一源接收时钟信号。所述数据信号和所述时钟信号可能具有不同的传播延迟，且可能未在同步电路处时间对准。可能需要使所述时钟信号和/或所述数据信号延迟某一合适量，使得这些信号时间对准。此举可接着允许同步电路以较快的速率操作和/或实现较多的时序容限，较快的速率和较多的时序容限两者都是合意的。

附图说明

图1展示具有中央处理单元(CPU)和两个存储器的装置。

图2展示输入接口电路的框图。

图3展示可编程延迟电路的框图。

图4展示N级全延迟电路的示意图。

图5展示分数延迟电路的示意图。

图6展示另一分数延迟电路的示意图。

图7展示无线通信装置的框图。

具体实施方式

本文中使用词“示范性”来表示“充当实例、例项或说明”。本文中描述为“示范性”的任何示范性实施例不一定被解释为比其它示范性实施例优选或有利。

本文中所描述的可编程延迟电路可用以使提供给例如触发器、锁存器等同步电路的信号的延迟匹配。所述可编程延迟电路可用于例如CPU和存储器等不同装置(其可实施于同一集成电路(IC)或不同IC上)之间的接口电路。所述可编程延迟电路还可用于给定装置或IC内的内部电路。

图1展示具有CPU 110以及存储器120和130的装置100的框图。CPU 110可包含任何类型的处理器，例如数字信号处理器(DSP)、通用处理器、微处理器、精简指令集计算(RISC)处理器、复杂指令集计算(CISC)处理器等。存储器120和130可为相同或不同类型的存储器。举例来说，存储器120可为同步动态随机存取存储器(SDRAM)，且存储器130可为快闪存储器，例如“与非”快闪存储器或“或非”快闪存储器。CPU110以及存储器120和130可实施于例如专用集成电路(ASIC)等单个IC上。或者，CPU 110以及存储器120和130可实施于单独的IC上。

CPU 110包括输入/输出接口电路(I/O Ckt)112以用于与存储器120交换数据。存储器120包括I/O电路122和124以用于分别与CPU 110和存储器130交换数据。存储器130包括I/O电路132以用于与存储器120交换数据。可能需要以尽可能高的时钟速率操作CPU 110以及存储器120和130之间的接口，以便改进数据通过量)。可通过在I/O电路112、122、124和132中使用本文中所描述的可编程延迟电路来支持高时钟速率。

图2展示可用于图1中所示的I/O电路中的每一者中的输入接口电路200的示范性设计的示意图。在此示范性设计中，输入接口电路200包括可编程延迟电路210和同步电路220，同步电路220可包含触发器、锁存器等。可编程延迟电路210接收时钟信号，且提供经延迟的时钟信号。同步电路220接收数据信号和经延迟的时钟信号，且提供输出信号。可编程延迟电路210提供合适量的延迟，使得经延迟的时钟信号与数据信号在同步电路220的输入处时间对准。延迟量可为可编程的，且由选择控件决定。

在一方面中，可编程延迟电路210可提供具有整数和分数时间分辨力的延迟。可使用可高效地实施的单位延迟单元来获得整数时间分辨力。可如下文所述高效地获得分数时间分辨力。分数时间分辨力可提供较精细的延迟分辨力，其可允许时钟信号以较精细的频率分辨力延迟或偏斜。

图3展示图2中的可编程延迟电路210的示范性设计的框图。在此示范性设计中，可编程延迟电路210包括N级全延迟电路310、二分之一延迟电路320、四分之一延迟电路330以及单端到差分转换器340，其全部串联耦合。全延迟电路310接收时钟信号，并提供1到N个时间单位的延迟，其中N可为大于一的任何整数值。时间单位T_unit可为任何合适的持续时间，且可基于各种因素(例如，可编程延迟电路210所用于的应用、所要的整数延迟分辨力等)进行选择。举例来说，T_unit可为皮秒级，数十皮秒级等。二分之一延迟电路320在被启用时接收全延迟电路310的输出，并提供二分之一时间单位的延迟。四分之一延迟电路330在被启用时接收二分之一延迟电路320的输出，并提供四分之一时间单位的延迟。延迟电路320与330的组合可提供零到3T_unit/4的分数延迟，加上下文所述的时间偏移。