[发明专利]用于实施锁定操作的系统及方法

说明书

技术领域

本发明系有关微处理器架构，尤有关一种实施经锁定之操作(locked operation，以下亦简称“锁定操作”)的机构。

背景技术

x86指令集提供了数种用于实施锁定操作的指令。经锁定指令(locked instruction，以下亦称“锁定指令”)是自动操作的，也就是说，在相关存储器位置的读与写之间的阶段，经锁定指令能确保不会有别的处理器(或其它能存取系统存储器的主体(agent))会改变该存储器位置的内容。锁定操作通常会被软件使用，以在多处理器系统中同步化对于共享之数据结构进行读取与更新的多个实体(entities)。

在各种处理器架构里，锁定指令于处理器管线(pipeline)之调度(dispatch)阶段通常会延迟(stall)至所有年长(older)的指令已引退(retired)并且相关的存储器写回(writeback)操作已实施为止。在每个年长指令的写回操作已完成之后，便调度锁定指令。此时，比锁定指令还要年轻(younger)的指令也可以开始调度。在执行锁定指令以前，处理器通常会取得并开始实施该锁定指令将要存取的存储器位置的高速缓存线(cache line)的独占所有权(exclusive ownership)。在锁定指令开始执行后，直到完成与该锁定指令相关的写回操作之前，别的处理器都不允许读取或写入该高速缓存线。至于比锁定指令年轻、并且和其存取不同存储器位置或是根本不会存取存储器的指令，通常会被允许同时执行而不会受到限制。

在此类系统中，由于锁定指令与所有更年轻的指令都会在调度阶段被延迟直到年长的操作完成为止，故处理器在相等于从调度直到结束延迟的事件(即年长指令的写回操作)发生之前之管线长度的期间通常都无法有效运作。延迟这些指令的调度与执行将大大影响处理器的性能。

发明内容

本发明揭露了在计算机系统的处理单元中用于实施锁定操作的方法及装置的多项实施例。处理单元包含调度单元、执行单元、引退单元以及写回单元。在操作期间调度单元会调度多个指令，其包含锁定指令与多个非锁定指令。在锁定指令之前或是之后，都可以调度一个或多个非锁定指令。

由执行单元执行的多个指令，包含锁定指令与非锁定指令。实施例的执行单元在执行锁定指令时，同时也会执行在该锁定指令之前或之后调度的非锁定指令。引退单元在执行完锁定指令后，会引退该锁定指令。在引退锁定指令的期间，处理单元会开始实施先前锁定指令存取的高速缓存线的独占所有权。而在锁定指令相关的写回操作完成之前，处理单元会一直保有该高速缓存线的独占所有权。再者，处理单元会延迟于锁定指令之后调度的一个或多个非锁定指令的引退，直到该锁定指令完成以后。在锁定指令引退后的某个时间点，写回单元会实施相关于该锁定指令的写回操作。

附图说明

图1是根据实施例之范例处理器核心的多种处理构件的方块图；

图2是根据实施例，在一系列指令执行的时候用来说明关键事件的时序图；

图3的流程图是根据实施例，说明用于实施锁定操作的方法；

图4的流程图是根据实施例，说明用于实施锁定操作的另一种方法；

图5的方块图是一种处理器核心的实施例；以及

图6的的方块图是一种多核心处理器的实施例。

由于本发明可具有各式各样的改造与形式，所附图式中的特定实施例仅作为说明使用，并于此详述之。然而应了解的是附图及其详细说明并非打算用来将本发明限制在所揭露的特定形式，相反地，本发明是要涵盖所有定义于所附申请专利范围内、符合本发明之精神与范围的所有改造、均等物以及其它作法。

具体实施方式

图1是根据实施例之某范例处理器核心100的各种处理构件的方块图。如图所示，处理器核心100可包含指令高速缓存110、取码(fetch)单元120、指令译码单元(DEC)140、调度单元150、执行单元160、加载(load)监测单元165、引退单元170、写回单元180以及核心接口单元190。

在操作期间，取码单元120从处理器核心100内部、像是L1高速缓存的指令高速缓存110处取出指令。取码单元120将取出的指令提供给DEC 140。DEC 140译码指令后将其储存在缓冲区内，直到该译码后的指令准备好调度给执行单元160为止。DEC 140将于描述图5时再进一步说明。