[发明专利]具有低导通电阻的MOS器件

说明书

相关申请的交叉引用

本申请要求2007年12月17日递交的题目为“Low Ron SQDMOS”的美国专利申请号61/014,110的优先权，除去那些与本说明书不一致的部分(如果存在)，上述申请的全部内容在此通过引用被全部包含在本说明书中。

技术领域

本发明的实施方式涉及金属氧化物半导体(MOS)器件，以及更特别地，涉及具有低导通电阻的MOS器件。

背景技术

图1示出了具有栅极区、漏极区、源极区、和体(主体)区的示例性传统的金属氧化物半导体(MOS)单元10，每个区包括各自的接点。MOS沟道(栅极区)的宽度可以为B，以及MOS沟道的长度可以为G，而源极区和漏极区的长度分别可以为S和D。MOS单元10的长度可以为A，其可包括源极区、栅极区和漏极区的长度。在各种实施方式中，尺寸B、S、G和D可根据特定的工艺技术的设计规则来获得一定的可靠性和电压能力，这在本领域是众所周知的。MOS的总面积可以为A x B。

MOS单元10的导通电阻(Ron)可至少部分依赖于各个区的尺寸。例如，较大的宽度B可导致较小的Ron，以及较小的长度G可导致较小的Ron。通过降低Ron，可增加MOS在给定的时间段中开关的次数，并因此，可实现较高的开关速度和每次开关事件中较低的能量消耗。

然而，为了降低Ron，如果MOS沟道的宽度B增大，MOS单元的面积也将成比例增大。增大的MOS面积可导致相同面积中具有较小计算能力的芯片，或制造成本增加的较大的芯片。从而，在基本上不增加MOS面积的情况下降低Ron是所期望的。

一种降低Ron的方法由对两个基本MOS单元进行镜像组成，这使得每个单元的漏极区重叠，如图2中两个MOS单元的示例性MOS阵列20所示。在MOS阵列20中，有效宽度B加倍(由于有两个MOS沟道，每个宽度为B)，从而降低Ron，同时阵列20的总面积小于单个MOS阵列面积的2倍(即，小于A x B的2倍)。这个结构可通过对大量基本MOS单元进行镜像而重复，如图3的MOS单元阵列所示，以获得更小的Ron。

然而，所期望的是在基本上不增大MOS单元面积的情况下进一步增大沟道宽度以降低Ron。

发明内容

在各种实施方式中，本公开提供用于具有Ron的MOS器件的装置和方法。更具体地，根据本公开的各种实施方式，提供了金属氧化物半导体(MOS)器件，该MOS器件包括漏极区、环绕漏极区并在漏极区周围形成环的栅极区、布置在栅极区周围的多个源极区，其中每个源极区可位于漏极区相应侧的对面，以及布置在栅极区周围的多个体区，其中所述多个源极区中的一个或更多个可将所述多个体区中的一个或更多个从栅极区分离。在各种实施方式中，栅极区可在漏极区周围形成闭环，且所述多个体区中没有一个可与栅极区相邻。在各种实施方式中，第一源极区可与第一体区和第二体区相邻，以及第二源极区可与第三体区和第四体区相邻，第三源极区可与第三体区相邻，以及第四源极区可与第四体区相邻。在各种实施方式中，第二源极区可与第三源极区和第四源极区相邻，以及第一源极区不可与第二、第三和第四源极区中的任何一个相邻。漏极区可具有多边形形状，所述多边形形状包括正方形、长方形、六边形和八边形之一。体区可布置在器件的一个或更多角落。沟道区可在栅极区下面形成，并可配置成使得电流从每个源极区流向漏极区。在各种实施方式中，器件可以是晶体管，并可在基底上形成。基底可以是硅基底，且栅极可包括多晶硅。在各种实施方式中，器件可以是正方形双扩散MOS(SQDMOS)。所述多个体区中的每一个可具有至少一个体接点，所述多个源极区中的每一个可具有至少一个源极接点，以及漏极区可具有至少一个漏极接点。

根据本发明的各种实施方式，还提供在基底上具有形成为阵列中的多个MOS晶体管单元的MOS器件，每个MOS晶体管单元包括漏极区、环绕漏极区并在漏极区周围形成环的栅极区、布置在栅极区周围的多个源极区，其中每个源极区可位于漏极区相应侧的对面，以及布置在栅极区周围的多个体区，其中所述多个源极区中的一个或更多个可将所述多个体区中的一个或更多个从栅极区分离。所述多个MOS晶体管单元之一的多个源极区中的至少一个可与邻接MOS晶体管单元的多个源极区中对应的源极区重叠。所述多个MOS晶体管单元之一的栅极区可与邻接MOS晶体管单元的栅极区相邻。