[发明专利]采用超材料的阻抗受控制的电性内连线

说明书

技术领域

本发明大致涉及电子器件的制造与封装，尤其涉及阻抗受控制的电性焊线内连线的设计。

背景技术

集成电路通常包括用来密封一电子电路或多个电子电路的塑料或陶瓷封装，每一电子电路均形成在半导体基板上。通常是借由焊线接合(wire bonding)、倒装芯片(flip chip)焊接(soldering)、或卷带式自动接合(tape automated bonding；TAB)来提供电子电路之间的电性内连线与封装的外部连线。随着电子电路的复杂度与功能的增加，这些电性内连线通常需要横跨半导体芯片的表面并位于半导体芯片的周边区。此外，在多芯片模块(multi-chip module；MCM)(其中多个电子电路被一起封装)中的电子电路之间的电性内连线需要的是类似于在整个封装的占用面积(footprint)内实现的电性内连线，而不是在周边区实现的电性内连线。

考虑至集成电路的任何部分的电性内连线容易实现并且低频功能良好的焊线接合。这种焊线的形状(圆形或平的)、宽度(通常为15μm至200μm)、与长度(通常为100μm至1000μm)是可改变的。这些焊线对在其内传播的信号表现为高特征阻抗传输线段(transmission line segment)。然而，由于电感、电容、与电阻的寄生现象(parasitics)再加上由制造过程与设备所引起的变化，随着数据速率(data rate)与信号频率的提高，这些焊线接合的电性内连线问题增多。随着信号频率的提高，该寄生现象会表现为焊线的过度或可变阻抗。由于从封装电性迹线(trace)或电子电路的阻抗受控制的环境到焊线的反射，这种阻抗不匹配(impedance mismatch)会导致传播中的信号产生显著衰减。这种反射信号也会导致电子电路内的性能下降，并导致信号波形扭曲以及噪声增多。

通常，现有技术的解决方案是借由设计器件减少焊线长度来减少焊线电感，以控制或减少寄生效应。其中将焊线连线设在器件边缘是可取的，这样可实现较短的焊线长度并具有实用性。然而，有的器件应用中，焊线需要设在器件内部。令人惊讶的是，尽管全世界有非常多的电子电路、封装形式、半导体芯片技术、业务需求、与制造商，对于提供高性能的连接至电子电路的电性内连线的问题的公知解决方案却相对有限，并在电子电路与封装的设计或是其再现性与产能上遭遇到重大的障碍，特别是对于具有大量电性内连线的器件。现今的封装包括从单一晶体管封装(例如可自NXP Semiconductors取得的4管脚的SOT(封装标识号为SOT343F))到多芯片封装(multiple chip packages；MCP)(例如可自Renesas Technology取得的2116管脚的高密度BGA(封装标识号为PRBG2116FA-A))。因此，一个电性内连线或所有的电性内连线都需要阻抗控制。

同样地，对于受控制、可再现的电性内连线的需求存在于大范围的封装形式、管脚数目、与信号频率的现今电子电路中。这种器件的例子包括：NXP Semiconductors的BFG424F NPN型宽带晶体管，其以模拟输入和输出端口运行，可达25GHz，是4管脚的SOT封装；模拟器件(Analog Devices)的AD6534Othello-G单芯片直接变频(direct conversion)GSM/GPRS接收器，其封装在32引脚的超低四方形式的引脚架构芯片级封装(LFCSP-VQ)中，具有以标准移动电话频率800MHz/900MHz/1800MHz/1900MHz运行的双模拟输入端口以及提供64kb/s的数字音频(digital audio)的数字输出端口；以及4超级处理器(Extreme processor)，其在0.13μm的硅上实现，内核以3.5GHz运行，封装在具有以1066MHZ运行的64比特数字数据总线的775管脚LAND封装中。

对于焊线问题的一般的解决方案是借由倒装芯片的概念或球栅阵列(ball grid array；BGA)封装来减小转接(transition)尺寸，其中半导体电路的接触点是直接接合于邻近的电路或基板。另一个已知的解决方案是以高介电常数材料(例如含陶瓷的环氧树脂)来填充转接区。虽然这些解决方案是有效的，但无法应用于所有的情况。例如，转接中的高频信号可能只涉及到转接中少数的内连线的情况，这些解决方案的效率就不高。因此，当只有少数的转接内连线需要针对高频寄生效应作特殊处理、或是半导体电路中的材料禁不起来自上述倒装芯片与球栅阵列解决方案中进行焊球回焊操作的温度时，现存的解决方案会变得昂贵且效率差。