[发明专利]栅极驱动电路及具有该栅极驱动电路的显示设备

权利要求书

1.一种栅极驱动电路，包括多个级，多个所述级彼此级联，且每 个所述级均包括：

上拉部，用于将栅极电压上拉至输入时钟；

进位部，用于将进位电压上拉至所述输入时钟；

上拉驱动部，连接至所述进位部和所述上拉部所共用的 控制端子，即Q节点，所述上拉驱动部用于接收来自前一所 述级的前一进位电压以使所述上拉部和所述进位部导通；

下拉部，用于接收来自下一所述级的下一栅极电压以将 所述栅极电压降低至截止电压；

保持部，用于将所述棚极电压保持在截止电压；以及

反相器，用于基于反相器时钟使所述保持部导通或截止，

其中，所述反相器时钟在给定水平扫描周期(1H)内的 高电平在时间上领先于所述输入时钟在所述给定的水平扫描 周期(1H)内的高电平一个预定时间间隔。

2.根据权利要求1所述的栅极驱动电路，其中，所述反相器包括：

第一反相晶体管，其包括接收所述反相器时钟的输入电 极和控制电极；

第二反相晶体管，其包括接收所述反相器时钟的输入电 极、通过第一电容器连接至所述第二反相晶体管的输入电极的 控制电极、以及通过第二电容器连接至所述第一反相晶体管的 输出电极以及进一步连接至所述保持部的控制端子的输出电 极；

第三反相晶体管，其包括连接至所述第一反相晶体管的 输出电极的输入电极、连接至所述上拉部的输出端子的控制电 极、以及接收所述截止电压的输出电极；以及

第四反相晶体管，其包括连接至所述保持部的控制端子 的输入电极、连接至所述上拉部的输出端子的控制电极、以及 接收所述截止电压的输出电极。

3.根据权利要求1所述的栅极驱动电路，其中，所述反相器时钟 包括：

第一周期，所述反相器时钟在所述第一周期期间保持高 电平；以及

第二周期，所述反相器时钟在所述第二周期期间保持低 电平，

其中，所述第二周期的持续时间小于所述第一周期的持 续时间。

4.根据权利要求3所述的栅极驱动电路，其中，所述输入时钟包 括：

第三周期，所述输入时钟在所述第三周期期间保持所述 高电平；以及

第四周期，所述输入时钟在所述第四周期期间保持所述 低电平，其中，

所述第三周期的持续时间等于所述第四周期的持续时 间，以及

所述反相器时钟的所述第一周期的持续时间大于所述输 入时钟的所述第三周期的持续时间。

5.根据权利要求4所述的栅极驱动电路，其中，所述反相器时钟 的所述第二周期的持续时间小于所述输入时钟的所述第四周 期的持续时间。

6.根据权利要求3所述的栅极驱动电路，其中，

所述反相器时钟进一步包括第一反相器时钟和第二反相 器时钟，

所述第二反相器时钟的相位与所述第一反相器时钟的相 位相反，

所述第一反相器时钟被输入至设置在多个所述级中的各 奇数级中的各反相器，以及

所述第二反相器时钟被输入至设置在多个所述级中的各 偶数级中的各反相器。

7.根据权利要求2所述的栅极驱动电路，其中，所述保持部包括 保持晶体管，所述保持晶体管包括连接至所述第四反相晶体管 的输入电极的控制电极、接收所述截止电压的输入电极、以及 连接至所述上拉部的输出端子的输出电极。

8.根据权利要求1所述的栅极驱动电路，其中，所述上拉部包括 上拉晶体管，所述上拉晶体管包括连接至所述Q节点的控制 电极、接收所述输入时钟的输入电极、以及输出所述栅极电压 的输出电极。

9.根据权利要求1所述的栅极驱动电路，其中，所述进位部包括 进位晶体管，所述进位晶体管包括连接至所述Q节点的控制 电极、接收所述输入时钟的输入电极、以及输出所述进位电压 的输出电极。