[发明专利]集成电路及封装、半导体装置以及测试电路的方法

说明书

技术领域

本发明是有关于电子集成电路测试，特别是集成电路在晶圆级测试和封装级测试的电路和方法。

背景技术

现有的集成电路(IC)封装在制造上的相关测试包含芯片探针(Chip-Probe，CP)测试和最终测试(Final Testing，FT)。图12表示由空白晶圆制造集成电路封装成品的流程的示意图。一个空白晶圆经由集成电路制程处理，例如显影(litho graphy)，扩散(diffusion)，蚀刻(etching)，沉积(deposition)及其它方式。在经过集成电路制程处理后，在晶圆上形成具有图案、电子装置以及电子连接线的晶粒(die)阵列。接着进行CP测试，也就是晶圆级测试，使用探针卡经由晶粒的输入焊盘(pad，即焊盘)或输入/输出焊盘提供晶粒测试信号，并且经由晶粒的输出或输入/输出焊盘监视测试结果。通过CP测试的晶粒一般则是利用连接线(bonding wire)、焊丝(solder wire)或其它接点结构，将晶粒上的焊盘电性连接到封装体上进行封装。封装完成后，每一个IC封装则与测试配接器(socket)接触以便进行FT测试，或称为封装级测试，以便验证无故障IC封装，作为销售之用。

每个测试阶段以成本和可靠度来看，均有其独特和必要的角色。在确保晶粒可以正常工作的同时，CP测试更进一步节省了不良晶粒的封装成本，从不良晶粒的分析也可以了解在半导体制程中所发生的各种问题。通过FT测试可以确保IC封装成品适合销售。参考CP测试后，在FT测试中对不良封装成品的故障分析则可以发现由封装制程所单独引起的问题。

随着集成电路设计在复杂度和组件密度上逐渐增加，使用测试用设计技术(Design For Test，DFT)的电路可以改善最终产品(即集成电路封装成品)的可测试性和质量。系统化测试方法也可以提供高质量低成本的测试解决方案。

现有的设计方法包括如下步骤，使用软件设计工具进行集成电路的初始设计，对于整个设计或设计中的个别电路进行完整功能上的仿真，再产生测试向量，用来测试整个设计的完整功能。此测试向量一般是由自动软件工具产生，例如一个自动测试图形产生器(Automatic Test Pattern Generator，ATPG)，其对于IC产品的电路部分提供某种程度的错误检测(fault coverage)或错误模拟。这些测试向量一般则是以计算机可读文件形式提供至自动化测试仪器(Automatic Testing Equipment，ATE)或测试器。此ATE在制造环境下对晶粒进行CP或FT测试。

在CP和最终测试中，使用扫描链是一种传统上可以减少焊盘/接脚(pin)数量、以容纳测试向量的方式。一个扫描链定义为数个逻辑单元(logic cell)的连接串列，其测试方式则是依序地将测试向量的数据元素移位到输入侧逻辑单元，在触发逻辑单元的测试并且测试结果被锁存(latch)在逻辑单元之后，经由此连接串列将测试结果移位到输出侧逻辑单元，以便进行观察。扫描链已属公知技术，其范例可以在许多美国专利上发现，例如美国专利第5,675,589号和第6,738,939号，此处将其整体揭露并入本案参考。一条扫描链传统上需要一个输入接脚/焊盘作为连接到输入侧逻辑单元的入口端口，即输入端口，以及一个输出接脚/焊盘作为连接到输出侧逻辑单元的出口端口，即输出端口。在CP和FT测试中，通常分享具有相同测试向量的相同测试图案(test pattern)。在此结构中，IC测试成本TestCost可以由以下公式计算：

TestCost]]>