[发明专利]半导体装置及其制造方法

说明书

相关申请的交叉参考 

本发明包含与2008年1月29日向日本专利局提出的日本专利申请JP 2008-017119相关的主题，将该日本专利申请的全部内容以引用的方式并入本文中。 

技术领域

本发明涉及半导体装置及其制造方法。 

背景技术

在现有的互补金属氧化物半导体(Complementary metal-oxidesemiconductor，CMOS)中，介电常数值高于氧化硅膜的所谓高介电常数(高k)膜正在得到应用。这种膜已开始应用于低漏电流产品，这些低漏电流产品更易于引入各种技术(例如，参见“CMOS Logic ProcessTechnology of 55-nanometer Node Developed at Practical Level for the FirstTime in the World(日文)”[在线文件]，2005年12月5日，NECElectronics，[检索日期：2007年8月27日]，互联网地址<URL：{HYPERLINK“http://www.necel.com/news/ja/archive/0512/0501.html”，http:www.necel.com/news/ja/archive/0512/0501.html}>；以及“Beginning ofAcceptance of Orders for Cell Base IC of 55-nanometer Node SignificantlyReduced in Power Consumption(日文)”[在线文件]，2007年1月17日，NEC Electronics，[检索日期：2007年8月27日]，互联网地址<{HYPERLINK“http://www.necel.com/news/ja/archive/0701/1801.html”，http:www.necel.com/news/ja/archive/0701/1801.html}>)。此外，已有报道给出，通过在栅极绝缘膜中使用HfSiON来控制功函数(例如，参见H.Nakamura等人所著的“55nm CMOS Technology for Low StandbyPower/Generic Applications Deploying the Combination of Gate WorkFunction Control by HfSiON and Stress-induced Mobility Enhancement”，2006Symp.of VLSI Tech.)。 

然而，使功函数改变适当量(0.1V～0.3V)而所需要的铪(Hf)的量非常小，例如为1E13/cm²～5E14/cm²，因而如图7所示，已经应用了铪(Hf)处理从而将铪(Hf)122提供给现有的栅极电极123侧的栅极绝缘膜121(例如，参见日本专利申请公开公报第2006-93670号和第2006-332179号)。在上述结构中，栅极电极123为P型FET(以下称为“PFET”)时掺杂有P型杂质，而栅极电极123为N型FET(以下称为“NFET”)时掺杂有N型杂质。 

目前还没有人对通过将诸如铪(Hf)等金属杂质引入到栅极绝缘膜上来改变栅极电极功函数的机理作出说明。然而，人们已经在尝试着根据所谓的费米能级钉扎效应(例如，参见C.Hobbs等人所著的“FermiLevel Pinning at the PolySi/Metal Oxide Interface”，2003Symp.of VLSITech.，以下称作非专利文献4)、氧化铪膜中由于缺氧而引起的偶极极化(例如，参见K.Shiraishi等人所著的“Physics in Fermi Level Pinning atthe PolySi/Hf-based High-k Oxide Interface”，2004Symp.of VLSI Tech.第108页)等来解释该机理。根据已有的报道，不仅利用铪(Hf)会出现这种改变，而且利用铝(Al)也会出现这种改变(例如，参见非专利文献4)，并且有人已提出了通过各种各样的金属杂质来控制MOSFET的阈值电压。 

之所以引入铪(Hf)，是因为其可以使得在低杂质密度下获得能实现低泄漏的高阈值电压。因此，可抑制由于离子化杂质散射而导致的迁移率降低，从而实现电场减弱，因此可减小由栅极引起的漏极泄漏(gateinduced drain leakage，GIDL)。