[发明专利]多次可编程快闪存储器的列解码器

说明书

技术领域

本发明是有关于一种多次可编程快闪存储器，特别是关于一种应用在多 次可编程快闪存储器中能加快读取速度的列解码器。

背景技术

图1显示已知的快闪存储器10，其中列解码器12及行解码器16分别根 据输入信号In1及In2驱动存储器阵列14，进而执行编程、抹除、修正或读 取等操作。快闪存储器10的读取速度主要受到字元线延迟的影响，而字元线 延迟则与列解码器12有关。图2显示图1中的列解码器12，其中字元驱动器 18根据信号XT、XTB及BLKB驱动字元线WL1或WL2，在高压模式时， 高压准位平移器20根据输入信号In1及高压HV产生信号XT、XTB及BLKB 给字元驱动器18以执行编程、抹除或修正等操作，其中高压HV大于电源电 压VDD或小于接地电位GND，在读取模式时，高压准位平移器20根据输入 信号In1及电源电压VDD产生信号XT、XTB及BLKB给字元驱动器18以 执行读取操作。

图3显示高压准位平移器20的部分电路，其中逻辑电路22根据输入信 号In1产生信号S1，PMOS晶体管24及NMOS晶体管26串联在电压HV或 VDD及接地端GND之间，PMOS晶体管28及NMOS晶体管30串联在电压 HV或VDD及接地端GND之间，晶体管24、26、28及30以及反相器32组 成一准位平移电路(level shift circuit)用以平移信号S1的准位，进而产生信号 S2以决定信号XT、XTB或BLKB。在实作上，高压准位平移器20可能包含 多层的准位平移电路。由于在高压模式时，需要使用高压HV，因此晶体管 24、26、28及30均为高压元件，换言之，晶体管24、26、28及30具有较高 的门槛电压(V_th)。然而，在读取模式时是使用电源电压VDD，一般就0.5um 工艺，电压VDD的范围在1.8V～5V之间，当电压VDD＜3V时，将需要较长 的时间来打开(turn on)晶体管24、26、28及30，故反应较慢，也就是说，在 电压VDD较低的情形下，读取速度下降。再者，为了使正负高压应用皆正常， 设计PMOS晶体管24及28与NMOS晶体管26及30的尺寸比例时，故意较 为悬殊，然而这将造成信号传输缓慢，使得读取速度进一步下降。

为了解决在读取模式时因电压VDD太低而使读取速度下降的问题，Kwon 在美国专利第6,865,118号提出一种在半导体存储装置中的升压电路，用以在 读取模式时将电压VDD拉高至5V以加快读取速度，然而，此种方法将使得 功率消耗增加。

因此，需要一种无需增加功率消耗而能增加快闪存储器读取速度的装置。

发明内容

本发明的目的，在于提出一种新式多次可编程快闪存储器的列解码器， 其可以加快该快闪存储器的读取速度。

根据本发明，一种新式多次可编程快闪存储器的列解码器包括字元线驱 动器、切换电路、高压准位平移器及捷径电路，其中在高压模式时，该高压 准位平移器根据一字元线信号及一高压产生一第一信号经该切换电路提供给 该字元驱动器，以驱动该快闪存储器的字元线，在读取模式时，该捷径电路 根据该字元线信号及一电源电压产生一第二信号经该切换电路提供给该字元 驱动器，以驱动该快闪存储器的字元线。该捷径电路由一般逻辑元件组成， 因此在读取模式时字元线信号不用经过多层由高压元件组成的准位平移电 路，因而能大幅减少字元线信号延迟时间，增加读取模式的读取速度。

附图说明

图1显示已知的快闪存储器；

图2显示图1中的列解码器；

图3显示高压准位平移器的部分电路；

图4显示多次可编程快闪存储器的列解码器；

图5显示图4中捷径电路的部分电路；

图6显示图4中捷径电路的部分电路；以及

图7显示使用传统列解码器及本发明列解码器的读取速度。

附图标号：

10    快闪存储器

12    列解码器

14    存储器阵列

16    行解码器

18    字元线驱动器

20    高压准位平移器

22    逻辑电路

24    PMOS晶体管

26    NMOS晶体管

28    PMOS晶体管