[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明涉及到一种具有反熔丝型的存储单元的非易失性半导体存储装置。

背景技术

面向数字家电、移动电话的LSI(Large Scale Integration：大规模集成电路)中的安全代码的存储，LCD(Liquid Crystal Display：液晶显示器)驱动器中的色调调整参数、温度补偿型水晶振荡器(TCXO：temperature compensated crystal oscillator：晶体振荡器)的控制的温度参数等的微调等中，越来越需要小容量的非易失性ROM。非易失性ROM很多情况下由SIP(System in Package：系统级封装)搭载EEPROM(Electronically Erasable and Programmable Read Only Memory：电可擦除可编程存储器)的其他芯片。最近公开了如下技术：通过无追加工序的标准CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)处理，可形成非易失性ROM。例如，专利文献1、2，非专利文献1等公开了反熔丝型存储器。

在反熔丝型存储器中，例如如图8所示，具有选择晶体管108，其在P型半导体基板101的通道两侧形成N+型的源极/漏极扩散层(区域)103，且在通道上通过厚栅极绝缘膜104形成栅极电极106。在与选择晶体管108相邻的区域中，具有反熔丝109，其在与源极/漏极扩散层103中的一方连接的熔丝下部电极扩散层127和半导体基板101上形成的元件分离区域102之间的半导体基板101上，通过比厚栅极绝缘膜104薄的薄栅极绝缘膜105，形成由聚硅构成的熔丝上部电极107。选择晶体管108的另一方的源极/漏极扩散层103通过层间绝缘膜111上形成的下孔中埋入的位接触器110，与位线BL电连接。栅极电极106与字线WR电连接。熔丝上部电极107与板线WP电连接。

这种反熔丝存储单元的写入动作通过破坏反熔丝109的薄栅极绝缘膜105进行。此时，向作为非熔丝109的下部电极的N+的熔丝下部电极扩散层127施加高的正电位以破坏薄栅极绝缘膜105时，雪崩、光带间的通道等热载体注入到薄栅极绝缘膜105的同时，导致绝缘破坏，因此破坏时间不稳定，易产生波动，可靠性不佳。因此在写入动作中，设定施加电位，使其可抑制薄栅极绝缘膜105破坏时来自源极/漏极扩散层103附近的热载体的生成。

例如，在写入动作中，如图9所示选择/非选择存储单元时，在选择存储单元113中，使选择板线WP1的电位Vwp1为高的正破坏电位VPP，使选择字线WR1的电位Vwr1为VPP/2，使选择位线BL1的电位Vb11为0v，从而不向熔丝下部电极扩散层127施加电位地破坏薄栅极绝缘膜105。在非选择存储单元114中，使非选择位线BL2的电位Vb12为VPP/2，不产生反熔丝的栅极破坏地施加抑制电位。

在读出动作中，在选择存储单元113的反熔丝中流动的电流与写入动作方向相同，这一点在可靠性上很重要，但为了使电子从反熔丝的上部电极通过下部电极选择晶体管流入到位线，使选择板线WP1的电位Vwp1为IO部的电源电位VddIO，选择晶体管的选择字线WR1的电位Vwr1为电源电位Vdd，选择位线BL1的电位Vb11为0V，非选择位线BL2的电位Vb12为与选择字线WR1相同的Vdd，从而进行选择存储单元113的读出。

专利文献1：美国专利第6798693号说明书

专利文献2：日本特开2001-308283号公报

非专利文献1：Bernard Aroson(Kilopass)，“A Novel embeddedOTP NVM Using Standard Foundry CMOS Logic Technology”，IEDM206(国际电子设备会议：International Electron Devices Meeting)，美国，美国电气/电子通信学会(IEEE)，2006年第24页

但是，在现有例(参照图8～10)中，在写入动作中，需要VPP、VPP/W、0v三种电位，在读出动作中，需要VddIO、Vdd、0v三种，在单元动作中共计需要五种电位，存在周边控制电路变得复杂，电路规模过大的问题。

发明内容本发明的主要课题是提供一种非易失性半导体存储装置，其具有动作电位种类(电平的个数)少、可减小周边电路的电路规模的存储单元。