[发明专利]四方扁平无引脚封装制程

说明书

技术领域

本发明是有关于一种芯片封装制程，且特别是有关于一种四方扁平无引脚封装制程。

背景技术

随着半导体工业的高度发展，电子及半导体装置广泛地被应用于日常生活中，如娱乐、教育、交通运输及家电用品等方面。电子产品朝向设计复杂、尺寸小、重量轻及人性化方面发展，以带给使用者更多的方便。在封装结构中，导线架是常用的元件之一且应用于多种封装产品。以导线架的类型而言，四方扁平封装(Quad Flat Package，QFP)可分为I型接脚的四方扁平封装(quad flatpackage with”I”lead，QFI)、J型接脚的四方扁平芯片封装(quad flat packagewith”J”lead，QFJ)及四方扁平无引脚(Quad Flat Non-leaded，QFN)封装。四方扁平无引脚封装的导线架的引脚不超出封装结构的边缘，故其具有较小的体积。此外，四方扁平无引脚封装具有较短的信号传递路径及较快的信号传递速度，因此一直是低脚位(low pin count)构装型态的主流之一。

一般而言，在四方扁平无引脚封装的制造过程中，会将多个芯片配置于导线架上，其中导线架包括多个相互连接的引脚组，且各芯片被一引脚组所环绕。各芯片透过打线制程电性连接于一引脚组。接着，形成用以包覆导线架、芯片及焊线的至少一封装胶体。最后，透过单体化制程形成多个四方扁平无引脚封装，其中单体化制程包括切割制程(punch process)或锯切制程(sawing process)。

发明内容

本发明提供一种四方扁平无引脚封装制程，其可制造出具有较小厚度的四方扁平无引脚封装。

本发明提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层及位于导电层上的一第一图案化焊罩层，其中第一图案化焊罩层及凹槽分别位于导电层的相对的两侧。移除第一图案化焊罩层暴露出的部分导电层以形成一图案化导电层。在第一图案化焊罩层上配置多个芯片，以使得第一图案化焊罩层位于芯片及导电层之间。透过多条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、第一图案化焊罩层、芯片及焊线。接着，分割封装胶体及图案化导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口及多个第二开口被形成于第一图案化焊罩层，且第一开口及第二开口暴露出部分导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，更包括形成位于芯片及第一图案化焊罩层之间的一粘着层。

在本发明的一实施例中，上述的粘着层为一B阶粘着层。

在本发明的一实施例中，上述的B阶粘着层预先被形成于芯片的一背面。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中在芯片被贴附于第一图案化焊罩层之前，B阶粘着层被形成于第一图案化焊罩层上。

在本发明的一实施例中，上述的第一图案化焊罩层为一B阶层。

在本发明的一实施例中，上述的B阶层的材质为感光材料。

本发明提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层及位于导电层上的一第一图案化焊罩层，其中第一图案化焊罩层及凹槽分别位于导电层的相对的两侧。移除第一图案化焊罩层暴露出的部分导电层以形成一图案化导电层。在导电层上配置多个芯片，以使得第一图案化焊罩层及芯片位于导电层的同一侧。透过多条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、第一图案化焊罩层、芯片及焊线。接着，分割封装胶体及图案化导电层。

在本发明的一实施例中，上述的提供具有凹槽的导电层及第一图案化焊罩层的方法包括提供具有凹槽的导电层。在导电层上形成一焊罩层。对焊罩层进行图案化以形成第一图案化焊罩层，其中第一图案化焊罩层暴露出部分导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括在移除第一图案化焊罩层暴露出的部分导电层之前，在导电层的凹槽形成一第二图案化焊罩层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口、多个第二开口及多个第三开口被形成于第一图案化焊罩层，且第一开口、第二开口及第三开口暴露出部分导电层。

在本发明的一实施例中，上述的各第一开口对应于一凹槽。

在本发明的一实施例中，上述的芯片配置于第三开口暴露出的导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括形成位于芯片及导电层之间的一粘着层。