[发明专利]非易失性半导体存储装置的制造方法和非易失性半导体存储装置

说明书

技术领域

本发明涉及非易失性半导体存储装置，尤其涉及有效适用于混载于集成电路中的非易失性半导体存储装置的制造方法和非易失性半导体存储装置的技术。

背景技术

随着高度信息化社会的发展，对由将形成于半导体衬底上的多个半导体元件集成而构成功能(性)电路的逻辑运算用集成电路(逻辑电路或简称为逻辑)、非易失性半导体存储元件(非易失性存储器、闪存、或简称为存储器)等构成的半导体器件，要求进一步的高性能化和提高生产率。

尤其是以安装到各种产品上为目的的微型计算机(或微机)中，需要安装用于使逻辑电路进行运算的程序、用于保存工作所需要的数据等的非易失性存储器。

在组装设备的开发阶段，为了缩短其开发时间而希望同时开发设备规格和软件。由此，每次改变规格时，软件也变化，在消除软件的缺陷(漏洞或错误)时还需要改写一部分程序。

从以上要求出发，正在不断推进在同一半导体衬底上混载了逻辑电路和可改写的非易失性存储器等而形成的所谓系统级芯片(Systemon Chip：SoC)的开发和实用化。

作为在半导体衬底上混载了逻辑电路等的非易失性存储器元件有将MIS(Metal Insulator Semiconductor)型场效应型晶体管的绝缘膜(Insulator)置换为氧化硅膜(Oxide)/氮化硅膜(Nitride)/氧化硅膜(Oxide)的层叠膜的、所谓MONOS型非易失性存储器元件。

例如，日本特开2006-66009号公报(专利文献1)等中公开了对于内置有非易失性存储器的微型计算机，将非易失性存储器分别用于程序保存和数据保存的技术等。

例如，日本特开2007-194511号公报(专利文献2)等中公开了在MONOS型非易失性存储器中将氮化硅膜做成硅含量大于化学剂量组成的膜，从而来提高耐改写性的技术等。

专利文献1：日本特开2006-66009号公报

专利文献2：日本特开2007-194511号公报

发明内容

如上所述，混载于微型计算机的非易失性存储器有程序保存用途和数据保存用途至少两种用途。根据本发明人的研究，非易失性存储器所要求的特性根据这些用途的不同而异。即，程序保存用的非易失性存储器需要高速工作(高速性)，数据保存用的非易失性存储器需要对于改写的高耐性(高耐改写性)。

作为根据用途分别使用非易失性存储器的方法，对本发明人研究的上述专利文献1所公开的技术进行说明。图28表示本发明人研究的微型计算机Ax的说明图。

本发明人研究的微型计算机Ax具有中央处理装置(CentralProcessing Unit：CPU)Bx、随机存取存储器(Random Access Memory：RAM)Cx、以及程序保存用的非易失性存储区域(以下简称为程序用存储区域)FLpx。随机存取存储器Cx是成为中央处理装置Bx的工作区的易失性存储器。由于要在上述元件之间进行高速数据处理，因此，借助布线电阻较小的通路、即高速总线Dx与总线控制器(BusState Controller：BSC)Ex连接。

本发明人研究的微型计算机Ax具有计时器(TMR)Fx、模拟数字转换器(A/D)Gx、输入输出端口(I/O)Hx、以及串行接口控制器(SCI)Ix。这些元件之间不要求高速工作，因此，与同高速总线Dx不同的低速总线Jx连接。而且，数据保存用的非易失性存储区域(以下简称为数据用存储区域)FLdx借助低速总线Jx与总线控制器Ex连接。

如上所述，将与要求高速工作的区域、基本不要求高速工作的区域连通的数据通信路径分开分别为高速总线Dx和低速总线Jx，前者连接程序用存储区域FLpx，后者连接数据用存储区域FLdx，并分别进行控制。由此，不会有损数据用存储区域FLdx的耐改写性，就可实现程序用存储区域FLpx的高速化。其理由如下。

所谓非易失性存储器的高速性，是指在读出时使作为最小单位的存储单元流过更多的电流。为了实现该高速性，需要采用某些方法降低预先确定的存储单元的阈值电压。例如，在本发明人研究的存储单元中，对浮游栅电极或栅电极下方的电荷积蓄绝缘膜注入载流子(电荷载体)来积蓄电荷。由此，降低场效应型晶体管的阈值电压，提高施加读出电压时的电流值。

在此，降低存储单元的阈值电压等同于对存储单元施加电应力，这会招致对于改写的耐性的恶化。如此，在改变非易失性存储器的阈值电压高度的方面，高速化和高耐性化处于折衷的关系。