[发明专利]内存控制方法、装置及内存读写系统

说明书

技术领域

本发明涉及通信技术领域，特别涉及一种内存控制方法、装置及内存读写系统。

背景技术

随着通信网络用户数量和业务种类的增加，网络规模不断扩大，通信设备也越来越复杂。为了处理各类用户业务，对通信设备单板处理性能的要求越来越高，内存用量也不断增大。例如，较早的通信处理板仅有8M(兆)bytes(字节)或16M bytes的内存，而最新型的处理板配置了8G(1024兆)bytes的内存，内存用量增加了约1000倍。在内存容量越来越大的同时，内存接口速率也显著增加，从而内存出现软失效和硬失效的概率越来越高，而这种故障定位非常困难。

ECC(Error Checking and Correcting，错误检查和纠正)技术是一种可应用于各种类型内存的内存校验技术，如以下内存：SDRAM(Synchronous DRAM，同步动态随机存储器)、DDR SDRAM(Double Data Rate SDRAM，双倍速率同步动态随机存储器)、QDRSDRAM(Quad Data Rate SDRAM，四倍速率同步动态随机存储器)等。ECC可以使内存从逻辑上分离错误并通知系统，当只出现单比特错误的时候，ECC可以把错误改正过来而不影响系统运行。ECC能纠正所有单bit(比特)错误，同时能发现2bit的错误，部分发现2bit以上错误。ECC使内存在读、写过程中恢复正确数据，不影响处理器的正常操作。

在对现有技术进行分析后，发明人发现仅采用ECC对内存进行错误检查和纠正，存在如下缺点：

1、在单比特故障出现时，内存的数据读出速度明显变慢，不满足特定的高实时性要求场合；

2、无法实现针对内存硬故障的主动检测和故障恢复，内存硬故障将导致整个软硬件系统崩溃。

发明内容

为了提高纠错时的内存访问速度和可靠性，本发明实施例提供了一种内存控制方法和装置及内存读写系统。所述技术方案如下：

一种内存控制方法，包括以下步骤：

设置仲裁逻辑；

所述仲裁逻辑将需要写入内存的数据分别发送至多个内存分区的每个内存分区，所述多个内存分区中的每个内存分区具有内存分区校验功能；

所述仲裁逻辑从所述每个内存分区获取所述数据，得到所述多个内存分区的校验状态，所述校验状态包括发生故障、正常工作且不需要纠错和需要纠错；

如果当前读取数据的内存分区的校验状态为需要纠错，则从校验状态为正常工作且不需要纠错的内存分区中选择一个内存分区，以读取数据。

一种内存控制装置，包括：

第一模块，用于设置仲裁逻辑，所述仲裁逻辑将需要写入内存的数据分别发送至多个内存分区的每个内存分区，所述多个内存分区中的所述每个内存分区具有内存分区校验功能；

第二模块，用于所述仲裁逻辑从所述每个内存分区获取所述数据，得到所述多个内存分区的校验状态，所述校验状态包括发生故障、正常工作且不需要纠错和需要纠错，如果当前读取数据的内存分区的校验状态为需要纠错，则从校验状态为正常工作且不需要纠错的内存分区中选择一个内存分区，以读取数据。

一种内存读写系统，包括所述的内存控制装置，以及与所述内存控制装置通信的内存读写装置，所述内存读写装置，用于通过所述内存控制装置对内存分区中的数据进行读写。

本发明实施例使纠错时的内存访问速度得到改善，同时可以防范硬错误，提高内存访问可靠性。

附图说明

图1是本发明实施例一提供的内存控制方法流程图；

图2是本发明实施例二提供的内存控制方法流程图；

图3是本发明实施例二提供的使用扩展方式获取的一个内存分区示意图；

图4是本发明实施例二提供的内存读写装置通过仲裁逻辑读写多个内存分区的示意图；

图5是本发明实施例三提供的内存控制装置示意图；

图6是本发明实施例四提供的内存读写系统示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例一

本发明实施例提供了一种内存控制方法，参见图1，包括以下步骤：

110：将需要写入内存的数据发送至内存的多个内存分区，其中，所述多个内存分区中的每个分区具有内存分区校验功能；

120：如果当前读取数据的内存分区需要纠错，则从所述多个内存分区中的其他内存分区中选择一个内存分区，以读取数据。