[发明专利]存储器控制装置、存储器控制方法和信息处理系统

说明书

技术领域

这里公开的实施例是用于响应于处理器的获取请求从主存储单元获得获取响应数据并将获取响应数据发送到处理器的技术。

背景技术

一般而言，从获得信息处理系统的高速度和高性能的观点来看，需要其系统板上安装的集成电路在更短的时间内处理和发送/接收分组(例如参见日本专利申请公开第62-245462号)。

图8是示意性示出常规信息处理系统的系统板的结构示例的框图，而图9是示意性示出其系统控制器的结构示例的框图。

常规信息处理系统80例如包括系统板81，如图8所示，该系统板上安装有I/O(输入/输出：IO)单元(外部输入/输出控制器)82、CPU(中央处理单元)83、多个(在图8所示的情况下为两个)存储器84a、84b和多个(在图8所示的情况下为两个)系统控制器(SC)85a、85b。

I/O单元82是用于控制向系统板81外部的设备传送从系统板81外部的设备接收信号的设备。该I/O单元82通过系统控制器85a把从外部设备接收的数据例如传送到CPU 83。

CPU 83是使用从系统控制器85a、85b接收的数据进行各种算术运算的设备。该CPU 83向系统控制器85a、85b发出请求以从随后描述的存储器84a、84b获取数据，并从系统控制器85a、85b接收对应于获取请求的获取响应数据。获取响应数据是分组化的数据(在下文中有时简称为分组)。存储器84a、84b是用于存储和保持数据的设备。

下面以系统控制器85a为例具体说明常规信息处理系统80。

系统控制器85a是用于控制CPU 83、存储器84a与I/O单元82之间的数据传送和接收的设备。

系统控制器85a响应于CPU 83的获取请求从存储器84a获得获取响应数据并将其发送到CPU 83。

例如，如图9所示，系统控制器85a由MAC(存储器存取控制器)96、数据队列(数据队列)87、获取响应数据端口88、多个(在图9所示的情况下为k个，其中k是自然数)端口89-1至89-k和发出控制单元(CPU发送优先级)90构成。

从CPU 83接收到存储器获取请求的系统控制器85a从存储器84a获得获取响应数据。从存储器84a获得的获取响应数据在MAC 86中形成为可由CPU 83处理的分组格式并基于FIFO(先入先出)存储在数据队列87中。只要参与优先级控制的获取响应数据端口88具有空位，就从数据队列87获得获取响应数据并将该数据设置在获取响应数据端口88中。此后，当在发出控制单元90中获得优先级的时间点将设置在获取响应数据端口88中的获取响应数据从获取响应数据端口88发送给CPU 83。

系统控制器85b是用于控制在CPU 83、存储器84b与I/O单元82之间的数据交换的设备。系统控制器85b的结构和操作分别类似于上述系统控制器85a的结构和操作。

然而，在常规信息处理系统80中，从存储器84a获得的所有获取响应数据在被数据队列87获得后都发送给CPU 83。因此，在获取响应数据容量大的情况下，对数据队列87的写操作和读操作花费相当多的时间。

另外，即使在发送给CPU 83的分组数目很小且CPU发送总线具有余量的情况下，也需要获取响应数据准确无误地通过数据队列87。因此，在任何条件下，写入操作和读入操作需要某一长度的时间。

已知获取速度对系统性能具有直接的影响。

因此，获取响应数据经过数据队列87发送给CPU 83使得时延增加并阻碍改进信息处理系统的性能。

时延增加的另一原因是在系统控制器85a中获取响应数据经过的实际路径。

图10是用于说明常规信息处理系统的系统控制器中的获取响应数据路径的示图，并示出了SC芯片上各个部件的布局示例。

例如，如图10所示，常规系统控制器85a使得MAC 86被布置在SC芯片的一端且数据队列87布置在SC芯片的另一端，而发出控制单元90在SC芯片上布置在MAC 86与数据队列87之间。

在图10所示的情况下，从存储器84a获得的获取响应数据在从MAC

86传送到数据队列87(参见图10中的标号“C1”)后经过获取响应数据端口88(图10中未示出)传送到发出控制单元90(参见图10中的标号“C2”)。

如上所述，在芯片布局上允许获取响应数据在被数据队列87获得后参与优先级控制的路径(C1+C2)导致长距离路径。沿着该长距离路径传送获取响应数据是增加时延的另一原因，并且阻碍信息处理系统性能的改进。

发明内容