[发明专利]只读内存单元阵列结构

权利要求书

1.一种半导体内存单元阵列，包含：

一延伸且连续的有源区域；

一第一晶体管，形成在所述延伸且连续的有源区域上，所述第一晶体管形成一第一单一晶体管内存单元；

一第二晶体管，也形成在所述延伸且连续的有源区域上，所述第二晶体管形成一第二单一晶体管内存单元，且为沿着延伸方向与所述第一单一晶体管内存单元最接近的内存单元；以及

一隔离栅极，形成在所述延伸且连续的有源区域上，并介于所述第一晶体管与第二晶体管之间，

其中，所述隔离栅极与所述第一晶体管及第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经所述隔离栅极下方的所述延伸且连续的有源区域的一部分的有效电流。

2.根据权利要求1所述的半导体内存单元阵列，其中，所述第一晶体管及第二晶体管是NMOS晶体管，且所述预定电压为一接地电压(VSS)。

3.根据权利要求1所述的半导体内存单元阵列，还包含布设在所述延伸方向上的一位线，所述位线连接至所述第一晶体管及第二晶体管的漏极，而所述第一晶体管的源极连接至所述预定电压，且所述第二晶体管的源极与所述预定电压的连接断开。

4.根据权利要求3所述的半导体内存单元阵列，其中，所述第一晶体管的源极通过一个或多个接触连接至所述预定电压，且所述第二晶体管的源极不具有接触。

5.根据权利要求3所述的半导体内存单元阵列，其中，所述第一晶体管的源极通过从所述第一晶体管的源极至一第一金属层的第一金属区域的一个或多个接触、以及所述第一金属层的第一金属区域与一第二金属层的第二金属区域之间的一个或多个介层窗连接至所述预定电压；且所述第二晶体管的源极与所述预定电压的连接断开，因为从所述第二晶体管的源极至所述预定电压的欲得的连接路径上不具有介层窗。

6.根据权利要求1所述的半导体内存单元阵列，还包含布设在所述延伸方向的一位线，所述位线连接至所述第一晶体管的漏极，但与所述第二晶体管的漏极的连接断开，而所述第一晶体管及所述第二晶体管的源极连接至所述预定电压。

7.根据权利要求6所述的半导体内存单元阵列，其中，所述第一晶体管的漏极通过一个或多个接触连接至所述位线，且所述第二晶体管的漏极不具有接触。

8.根据权利要求6所述的半导体内存单元阵列，其中，所述第一晶体管的漏极通过从所述第一晶体管的漏极至一第三金属层的第三金属区域的一个或多个接触、以及所述第三金属层的第三金属区域与一第四金属层的第四金属区域之间的一个或多个介层窗连接至所述位线；且所述第二晶体管的漏极与所述位线的连接断开，因为从所述第二晶体管的漏极至所述位线的欲得的连接路径上不具有介层窗。

9.一种半导体只读内存单元阵列，包含：

一延伸且连续的有源区域；

一第一晶体管，形成在所述延伸且连续的有源区域上，所述第一晶体管形成一第一单一晶体管内存单元；

一第二晶体管，也形成在所述延伸且连续的有源区域上，所述第二晶体管形成一第二单一晶体管内存单元，且为沿着延伸方向与所述第一单一晶体管内存单元最接近的内存单元；以及

一隔离栅极，形成在所述延伸且连续的有源区域上，并介于所述第一晶体管与第二晶体管之间，

其中，所述隔离栅极与所述第一晶体管及第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经所述隔离栅极下方的所述延伸且连续的有源区域的一部分的有效电流。

10.根据权利要求9所述的半导体只读内存单元阵列，还包含布设在所述延伸方向上的一位线，所述位线连接至所述第一晶体管及第二晶体管的漏极，而所述第一晶体管的源极连接至所述预定电压，且所述第二晶体管的源极与所述预定电压的连接断开。

11.根据权利要求10所述的半导体只读内存单元阵列，其中，所述第一晶体管的源极通过一个或多个接触连接至所述预定电压，且所述第二晶体管的源极不具有接触。