[发明专利]波特率自适应串行通信中继器的制作方法

权利要求书

1.一种波特率自适应串行通信中继器的制作方法，其特征是，采用第一微控制器(III)、第二微控制器(IV)与双口RAM(3)相连接的数据处理方式，第一微控制器(III)的引脚P2.2与第二微控制器(IV)的引脚P2.2直接相连接，第一微控制器(III)的引脚P2.3与第二微控制器(IV)的引脚P2.3直接相连接，它们之间直接进行通信联络，实时处理来自第一波特率自适应串行通信器件(I)、第二波特率自适应串行通信器件(II)上的数据；双口RAM(3)作为第一微控制器(III)、第二微控制器(IV)的共享资源，双口RAM(3)的第一数据/地址总线DB1/AB1与第一微控制器(III)的端口P0相连，双口RAM(3)的第二数据/地址总线DB2/AB2与第二微控制器(IV)的端口P0相连；第一微控制器(III)从第一波特率自适应串行通信器件(I)上接收来的数据送入双口RAM(3)，这些数据要被第二微控制器(IV)取走，送到第二波特率自适应串行通信器件(II)上；第二微控制器(IV)从第二波特率自适应串行通信器件(II)接收来的数据送入双口RAM(3)，这些数据要被第一微控制器(III)取走，送到第一波特率自适应串行通信器件(I)上；

将第一微控制器(III)与第一波特率自适应串行通信器件(I)通过信号线连接：即第一波特率自适应串行通信器件(I)的外部复位信号引脚RST与第一微控制器(III)的端口引脚P2.4相连，第一波特率自适应串行通信器件(I)的数据发送使能信号TE与第一微控制器(III)的端口引脚P2.5相连，第一波特率自适应串行通信器件(I)的用于传输发送数据的并行总线TDB与第一微控制器(III)的端口P3相连，第一波特率自适应串行通信器件(I)的发送完毕标志信号控制引脚TI与第一微控制器(III)的端口引脚P2.6相连，第一波特率自适应串行通信器件(I)的用于传输接收数据的并行总线RDB与第一微控制器(III)的端口P1相连，第一波特率自适应串行通信器件(I)的数据接收完毕标志信号引脚RI与第一微控制器(III)的端口引脚P2.7相连；

将第二微控制器(IV)与第二波特率自适应串行通信器件(II)通过信号线连接：即第二波特率自适应串行通信器件(II)的外部复位信号引脚RST与第二微控制器(IV)的端口引脚P2.4相连，第二波特率自适应串行通信器件(II)的数据发送使能信号TE与第二微控制器(IV)的端口引脚P2.5相连，第二波特率自适应串行通信器件(II)的用于传输发送数据的并行总线 TDB TDB与第二微控制器(IV)的端口P3相连，第二波特率自适应串行通信器件(II)的发送完毕标志信号控制引脚TI与第二微控制器(IV)的端口引脚P2.6相连，第二波特率自适应串行通信器件(II)的用于传输接收数据的并行总线RDB与第二微控制器(IV)的端口P1相连，第二波特率自适应串行通信器件(II)的数据接收完毕标志信号引脚RI与第二微控制器(IV)的端口引脚P2.7相连。

2.如权利要求1所示一种波特率自适应串行通信中继器的制作方法，其特征是，第一波特率自适应串行通信器件(I)、第二波特率自适应串行通信器件(II)其制作方法相同，其内部模块包括波特率自适应发生器(6)、信号转换器(7)，并-串数据接收移位器(10)、串-并数据发送移位器(11)、逻辑与门(8)和逻辑非门(9)，均采用可编程器件制作，其中，波特率自适应发生器(6)、并-串数据发送移位器(10)、串-并数据接收移位器(11)均采用程序状态机编程模式，其制作步骤如下：

用硬件描术语言VHDL编写程序，来实现波特率自适应发生器(6)对波特率的自适应控制；定义波特率自适应发生器(6)的内部复位信号Reset，波特率时钟输出信号BaudClk，内部时钟信号clock，复位输出信号ResetOut，串行数据接收校准信号RxDip，并将内部时钟信号clock映射到外部时钟信号引脚CLK，内部复位信号Reset映射到外部复位信号引脚RST；波特率自适应发生器(6)用来产生适合于相应波特率的时钟信号，其波特率通过输入时钟CLK生成，当复位引脚RST有效后，系统实现复位并进入时钟控制开始状态(101)，等待接收第一个字节，这一字节作为串行通信收发数据波特率的校准字节，本系统选取0x55作校准字节，由5个低电平和4个高电平交替出现的方波，其中每个电平分别持续一个波特率周期，在时钟控制逻辑处于时钟控制开始状态(101)时，串行数据接收引脚RxD为低电平时，跳转到校准字节接收状态(102)开始计数，计数一直到最后一个低电平结束为止，一共9个周期，对9个周期计数的结果除以9，便可得到一个波特率周期对应的系统时钟周期数，然后计算出对第一波特率自适应串行通信器件时钟源(2)和第二波特率自适应串行通信器件时钟源(4)的分频值并进行分频设置；接下来进入正常工作状态(103)，从而生成了串行通信收发数据波特率；

用硬件描术语言VHDL编写程序实现信号转换器(7)：定义信号转换器(7)的内部复位信号Reset，内部时钟信号clock，信号转换器输入信号SigIn， 信号转换器输出信号SigOut，等待信号WaitSig，并将信号转换器输入信号SigIn映射到数据发送使能信号TE，内部复位信号Reset映射到外部复位信号引脚RST；信号转换器(7)将高速的数据发送使能信号TE由信号转换器输入信号SigIn输入，转换成低速信号后，由信号转换器输出信号SigOut输出到并-串数据发送移位器(10)的发送命令信号SendCmd的输入端；

用硬件描术语言VHDL编写程序，来实现并-串数据发送移位器(10)对数据的发送；定义并-串数据发送移位器(10)的内部复位信号Reset，内部时钟信号clock，发送命令信号SendCmd，数据发送完毕标志信号Done，8位发送数据缓存TxD_buf(7:0)，1位串行数据发送缓存TxDi，串行数据发送引脚TxD，并将1位串行数据发送缓存TxDi映射到串行数据发送引脚TxD，8位发送数据缓存TxD_buf(7:0)映射到用于传输发送数据的并行总线TDB上；并-串数据发送移位器(10)完成数据的发送，初始处于发送器空闲状态(201)，在该状态下等待数据发送命令；当收到数据发送使能信号TE后，跳转到开始发送状态(202)，发送起始位，然后跳转到数据移位发送状态(203)依次从低位发送各个数据位，每次发送后跳转到数据发送等待状态(204)等待串口波特率所需要的时延长度，等待结束后若还有要发送的数据位则跳转回数据移位发送状态(203)继续发送；若已发送完毕则跳转到数据发送结束状态(205)发送终止位，这时数据发送完毕标志信号Done经过逻辑非门(9)转换电平后并和发送命令信号SendCmd通过逻辑与门(8)作“与”操作，输出结果送到发送完毕标志信号控制引脚TI，至此，并-串数据发送移位器(10)完成本次数据的发送，最后跳转回发送器空闲状态(201)等待下一次发送；

用硬件描术语言VHDL编写程序，实现串-并数据接收移位器(11)对数据的接收：定义串-并数据接收移位器(11)的内部复位信号Reset，内部时钟信号clock，1位串行数据接收缓存RxDi，8位接收数据缓存RxD_buf(7:0)，数据接收完毕标志信号Ready，并将1位串行数据接收缓存RxDi映射到串行数据接收引脚RxD，8位接收数据缓存RxD_buf(7:0)映射到用于传输接收数据的并行总线RDB，数据接收完毕标志信号Ready映射到数据接收完毕标志信号引脚RI上；串-并数据接收移位器(11)完成数据的接收，当有数据将要到达时，RxD发生电平翻转一个脉冲RxD＝0，则跳转到开始接收状态(302)，在该状态下接收起始位，如果在该状态的下一时钟内，RxD又回到高电平RxD＝1的情况，则说明串口线上产生电平抖动，不会继续接收，如果出现了 连续的低电平RxD＝0，确认有数据需要接收，并跳转到数据接收等待状态(303)等待采样点，当采样点时刻到来时跳转到数据接收采样状态(304)对RxD进行采样，并保存采样结果，然后再次跳转到数据接收等待状态(303)等待下一次采样，如果全部采样结束，跳转到数据接收结束状态(305)，该状态将接收结果输出，并通过数据接收完毕标志信号Ready发送信号通知用户接收完毕，至此，串-并数据接收移位器(11)完成本次数据的接收，然后跳转回接收器空闲状态(301)等待下一次数据接收；

最后对各个模块信号进行连接：波特率自适应发生器(6)的内部时钟信号clock与信号转换器(7)的内部时钟信号clock相连，波特率自适应发生器(6)的波特率时钟输出信号BaudClk与并-串数据发送移位器(10)的内部时钟信号clock、串-并数据接收移位器(11)的内部时钟信号clock相连，波特率自适应发生器(6)的复位输出信号ResetOut与信号转换器(7)的内部复位信号Reset、并-串数据发送移位器(10)的内部复位信号Reset、串-并数据接收移位器(11)的内部复位信号Reset相连，波特率自适应发生器(6)的串行数据接收校准信号RxDip与串-并数据接收移位器(11)的1位串行数据接收缓存RxDi相连，信号转换器(7)的输出信号SigOut与并-串数据发送移位器(10)的发送命令信号SendCmd相连，并-串数据发送移位器(10)的数据发送完毕标志信号Done经过逻辑非门(9)转换电平后并与并-串数据发送移位器(10)的发送命令信号endCmd通过逻辑与门(8)输出后连接到发送完毕标志信号控制引脚TI。