[发明专利]一种垂直围栅MOSFET器件及其制造方法

说明书

技术领域

本发明涉及微电子器件制造领域，特别涉及一种垂直围栅MOSFET器件及其制造方法。

背景技术

微电子器件尺寸的持续缩小使集成电路密度不断提高，性能不断改善，成本持续下降。随着MOSFET尺寸进入纳米范围，短沟道效应和亚阈性能退化限制了器件尺寸的进一步缩小。为了使集成电路在亚50nm之后仍具有良好性能，需要从器件结构和材料等方面进行创新。在器件结构方面，多栅MOSFET成为研究热点。

在80年代提出的双栅结构，上下两个栅比单栅更能有效控制源、漏之间的势垒，超薄Si层的双栅MOSFET具有优良的短沟道效应抑制性能。为了降低水平双栅的工艺难度，提出了垂直双栅结构，即FinFET结构。如果将FinFET顶部栅氧层的厚度减薄到侧栅氧层的厚度，即成为三栅MOSFET结构。全耗尽三栅MOSFET对Si膜宽高比的要求比双栅器件宽松。将三栅中的侧栅深入到埋氧层，即形成Pi栅MOSFET。深入埋氧层的侧栅部分使Pi栅MOSFET能有效控制沟道电场，屏蔽漏端电场对沟道的影响。当侧栅横向再伸入埋氧层一部分，就形成了Ω栅。如果硅层完全被栅包围，就形成了围栅MOSFET。由于围栅MOSFET的栅完全包围了硅膜，栅对沟道的控制能力加强，进一步增强了短沟道效应的抑制能力和电流驱动能力，成为制备高集成度、低压、低功耗存储器和CMOS集成电路最具有前景的器件结构。

但当器件的特征尺寸小于100纳米时，围栅器件的阈值电压漂移和漏致势垒降低效应也比较显著。为了抑制短沟道效应，可以通过增大沟道掺杂浓度来实现。但是，高沟道掺杂会导致载流子迁移率降低，进而使器件驱动能力退化。

发明内容

本发明的目的是提供一种垂直围栅MOSFET器件，它栅控能力更强，能够有效抑制短沟道效应和亚阈特性的退化，提高器件的驱动能力。

本发明的另一个目的在于提供上述垂直围栅MOSFET器件的制造方法，能够用于亚50nm MOSFET的制作，制作的器件结构精确、可控，而且性能一致性好。

为了达到上述目的，本发明采用以下技术方案予以实现：

1、一种垂直围栅MOSFET器件，包括：半导体衬底，垂直设置在半导体衬底上的圆柱形的沟道区，沟道区的圆柱形外设置有截面为槽形的环状的介质层，所述槽形开口向上，所述介质层的槽内设置有环状的栅导电层，所述介质层的槽外设置有环状的漏导电层，所述介质层的槽外底部与所述半导体衬底接触，所述沟道区上设置有源导电层，其圆柱形上部掺n+杂质作为源端n+区，与漏导电层底部接触的半导体衬底区域掺n+杂质作为漏端n+区，其特征在于，所述沟道区的圆柱形中部设置有非对称Halo掺杂结构p+区。

上述技术方案的进一步特点在于：

所述非对称Halo掺杂结构p+区和所述沟道区的圆柱形上部之间掺n-杂质，与所述介质层的槽外底部接触的半导体衬底区域也掺n-杂质，形成LDD掺杂结构。

所述半导体衬底材料选自Si、Ge、SiGe、GaAs或II-VI、III-V、IV-IV族的二元或三元化合物半导体。

2、上述垂直围栅MOS器件的制造方法，其特征在于，包括以下步骤：

(1)在半导体衬底的表面生长第一氧化硅层作为隔离层，在第一氧化硅层淀积第一氮化硅层，在第一氮化硅层表面制作圆柱形的第一抗蚀剂层；然后，在第一抗蚀剂层的掩蔽下，由上而下依次刻蚀第一氮化硅层、第一氧化硅层、半导体衬底，形成圆柱形的半导体的沟道区，然后，去除第一抗蚀剂层；

(2)在半导体衬底表面和沟道区的侧面生长第二氧化硅层，与第一氧化硅层相接；再在第二氧化硅层的表面淀积第一多晶硅层，第一多晶硅层高出并覆盖第一氮化硅层；平坦化第一多晶硅层，反向刻蚀第一多晶硅层到第一氮化硅层表面和沟道区侧面的第二氧化硅层外露；再在第一多晶硅层和第一氮化硅层表面，依次淀积第三氧化硅层和淀积第二氮化硅层，在第二氮化硅层表面淀积第四氧化硅层，高出并覆盖第二氮化硅层；然后，平坦化第四氧化硅层表面，露出第二氮化硅层的顶部区域；

(3)先刻蚀外露的第四氧化硅层，再刻蚀第二氮化硅层，直到第三氧化硅层顶部完全外露，然后刻蚀第三氧化硅层，直到沟道区顶部的第三氧化硅层刻蚀掉为至；

(4)在第三氧化硅层表面淀积第三氮化硅层，与第一氮化硅层相接，平坦化后，正对沟道区的顶部，制作圆柱形的第二抗蚀剂层，第二抗蚀剂层的圆柱形的直径大于沟道区的圆柱形的直径；借助第二抗蚀剂层的掩蔽，刻蚀掉第三氮化硅层的其他部分，形成第一氮化硅侧墙，然后去除第二抗蚀剂层；