[发明专利]一种集成电路的测试图形生成器

说明书

技术领域

本发明涉及集成电路的测试领域，特别涉及一种集成电路的测试图形生成器。

背景技术

传统的测试图形生成器(Test Pattern Generator，简称TPG)一般采用线性反馈移位寄存器(Linear Feedback Shift Register，简称LFSR)实现。随着集成电路测试频率的加快，测试功耗越来越大。为了降低测试功耗，人们提出了一系列的解决方案：一种是降低测试时钟频率，但是这样会延长测试周期，降低测试效率；一种是利用增强型的触发器隔离被测电路的目标逻辑与扫描链，从而降低功耗，但是这样会造成被测电路性能下降，并产生相对过大的硬件开销；一种是采用分时测试被测电路中的不同模块，虽然这样可以降低整片的测试功耗，但是无法解决热点(hot-spot)效应。

发明内容

本发明的目的在于提供一种集成电路的测试图形生成器，它的硬件开销小，成本低；并且所生成的测试图形序列的跳变少，可以降低被测试电路内部结点的跳变，降低测试功耗。

为了达到上述目的，本发明采用以下技术方案予以实现。一种集成电路的测试图形生成器，其特征在于，包括：I型-线性反馈移位寄存器，解压缩电路，Johnson计数器以及异或门网络；所述I型-线性反馈移位寄存器的时钟频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述解压缩逻辑电路的输出序列S＝[S₁S₂...S_mS_m+1...S_N]；所述Johnson计数器的时钟频率为f₂，其生成序列J＝[J₁J₂...J_mJ_m+1...J_N]，其中N为自然数，且N>m；所述异或门网络的输出序列X＝[X₁X₂...X_mX_m+1...X_N]为测试图形生成器的输出序列；所述Johnson计数器的时钟频率f₂＝2N×f₁，所述I型-线性反馈移位寄存器、解压缩电路、Johnson计数器以及异或门网络满足以下逻辑关系：

(a)S₁＝Q₁

S2=S6⊕S10⊕S14⊕...⊕S6+4k]]>

S3=S1⊕S5⊕S7⊕...⊕S1+2k]]>