[发明专利]用于SATA的全数字扩频时钟发生器

说明书

技术领域

本发明涉及一种扩频时钟发生器，尤其涉及一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。

背景技术

当前，高速串行数据通信已成为处理器与外设互连、多芯片间互连、处理器-存储器互连、串行网络接口等的重要组成部分，数据处理与传输的速率达到Gbps的水平，集成电路内部的电磁干扰(EMI)的危害变得越来越严重。在减小EMI的各种方法中，扩频时钟技术是有效的低成本片内解决方法，它通过将集中在某一频点的能量分散到具有一定宽度的频带上，有效地抑制辐射峰值，减轻电磁辐射对电子系统的干扰。

SATA是一种高速串行接口标准，正在逐渐成为下一代内部存储互联的重要技术，它的数据传输速率在Gen1时就已经达到1.5Gbps，EMI的危害非常严重。SATA规范采用5000ppm的扩频时钟来降低峰值能量，从而减小EMI的影响。目前文献中研究的用于SATA发送端的扩频时钟发生器一般都是基于电荷泵锁相环进行设计，传统的电荷泵锁相环中包含大量模拟电路，存在着固有的缺点和局限，比如工艺敏感、易受噪声影响、有大的无源元件等。到目前为止，尚没有出现全数字扩频时钟发生器的相关报道。

发明内容

本发明要解决的技术问题是在传统的基于电荷泵锁相环扩频时钟发生器的基础上提出一种用于SATA的全数字扩频时钟发生器。

一种用于SATA的全数字扩频时钟发生器，包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、数字Δ-∑调制器和地址产生电路，其中：相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S吞咽计数器、P可编程计数器和4/5预分频器，参考时钟信号FREF输入鉴频/鉴相器，鉴频/鉴相器、时数转换器、数字环路滤波器和数控振荡器依次串接，数控振荡器输出端输出扩频时钟信号F_DCO并连接4/5预分频器的输入端，4/5预分频器的输出端分别连接S吞咽计数器和P可编程计数器的输入端，S吞咽计数器输出端输出置数脉冲信号reload给其自身和P可编程计数器并分别连接鉴频/鉴相器和地址产生电路的输入端，地址产生电路串接数字Δ-∑调制器后连接P可编程计数器的输入端，P可编程计数器的输出端连接4/5预分频器的输入端。

本发明用于SATA发送端的全数字扩频时钟发生器采用分频器调制方式，利用Δ-∑调制改变全数字锁相环的反馈分频系数，获得5000ppm的扩频时钟，有效地降低系统的EMI；本发明核心是一个全数字锁相环，采用的数字环路滤波器是建立全数字锁相环的动态特性，同时噪声和信号的高频分量也会被低通的环路滤波器所抑制；全数字锁相环具有可移植性，易于实现，采用其来代替电荷泵锁相环简化了电路设计，提高了电路的抗噪性能，同时减小了扩频时钟发生器的面积。

附图说明

图1是本发明的电路结构框图。

图2(a)是本发明中鉴频/鉴相器电路结构示意图，图2(b)是鉴频/鉴相器工作波形示意图。

图3(a)是本发明中时数转换器电路结构示意图，图3(b)是时数转换器工作波形示意图。

图4(a)是本发明中数控振荡器电路结构示意图，图4(b)是数控振荡器中压控振荡器的差分反相单元电路结构示意图，图中标号名称：401-数控电流源，403-两个交叉的NMOS。

图5(a)是本发明中4/5预分频器电路结构示意图，图5(b)是基于((DP)²)高速寄存器的4/5预分频器电路示意图，图中标号名称：505、506、507均是基于((DP)²)的高速寄存器。

图6是本发明中地址产生电路的电路结构示意图。

图7是本发明的仿真结果图，其中(a)是时钟发生器输出频率随时间的变化结果图，(b)是扩频时钟发生器在扩频模式和非扩频模式下的频率谱图。

具体实施方式