[发明专利]一种将片上仿真器时钟同步到微处理器时钟域的方法

说明书

技术领域

本发明涉及一种片上系统SOC(System On Chip)时钟同步方法，具体涉及一种将C core C310嵌入式微处理器(以下简称C310)芯片片上仿真器的时钟(JTAG时钟)同步到微处理器时钟域的方法。

背景技术

C310芯片是苏州国芯科技有限公司基于摩托罗拉公司的M310改进开发的高性能微处理器。该微处理器是专为高性能和功耗明感的嵌入式控制应用而设计的，强调降低系统的功耗。该微处理器具有32位的load/store精简指令集计算机(RISC)架构；固定16位指令长度；16个32位通用寄存器文件；高效的4级执行流水线；多数指令单周期执行，分支指令访问仅需2个周期；支持字节、半字和字三种类型的存储器访问；支持向量和自动向量的中断；硬件整数乘法器阵列等结构特点。

C310芯片内部主要包括两个模块：微处理器(MPU)模块和片上仿真器(On Chip Emulator，Once)模块。

微处理器模块主要完成指令的读取，执行，数据输入和输出等功能。片上仿真器模块主要为软件开发人员而设计，便于开发调试人员及时观测微处理器内部以及微处理器外部片上功能模块的状态。片上仿真器模块提供了软件开发人员与微处理器及其外围设备之间的交互方式，开发人员可以检测寄存器、存储器和片上外围设备，加快基于C310芯片上的软硬件开发。通过工业标准JTAG接口访问寄存器来控制片上仿真器模块的工作。

图1为一个完整的软件开发环境。图中的最左端为开发用个人电脑(PC)，通过串行接口连接到EBDI(Enhanced Background Debug Interface)调试盒，然后在以JTAG接口标准与SOC(System On Chip)内部的C310中的片上仿真器模块相连。片上仿真器通过扫描链技术输入输出指令和数据到微处理器。在本例所示的SOC上还包括集成在CLB(China Local Bus)总线上的EMC(External Memory Controller)模块和USB(Universal Serial Bus)模块，以及集成在IPB(Intellectual Property Bus)总线上的SCI(SerialCommunicate Interface)模块，PIT(Program Interrupt Timer)模块和TIM(TIMER)模块。

JTAG接口主要包括5个引脚：TMS引脚用于传输测试模式选择信号j_tms、TCK引脚用于传输测试时钟信号j_tclk、TDI引脚用于传输测试数据输入信号j_tdi、TDO引脚用于传输测试数据输出信号j_tdo、TRST引脚用于传输测试复位信号j_trst_b。所以在以C310为核心的SOC结构中，片上仿真器模块的时钟与SOC上的其他模块的时钟是不同的。片上仿真器模块的时钟为j_tclk，它直接来自于与之相连的EBDI调试盒；微处理器以及片上其他模块的时钟一般来自于片外晶体电路。而且这两个时钟没有任何关联关系。

在C310微处理器的FPGA实现过程中，由于FPGA结构的特殊性以及C310内部多时钟域的存在，使得用FPGA实现的C310的整体性能都被限制在一个较低的水平有时甚至很难实现。在FPGA内部有一个专用的时钟网络，该网络可以保证在FPGA内部每个寄存器的时钟上升沿的偏移不会太大。如果一个设计只有一个时钟，那么只要直接使用FPGA内部的时钟网络实现该设计的时钟即可最大限度的使设计达到其最大设计频率。但是如果一个设计有两个以上的时钟，就存在着用非时钟网络实现设计时钟的问题，即使在一些高端的FPGA内部存在着多个独立的时钟网络可以多个专用时钟网络分别实现设计中的多个时钟，但是也会存在传输信号跨时钟域的问题，这些问题都会导致用FPGA实现的整个设计的性能不可控或者大大降低有时甚至无法实现这样的设计。但是如果能够将多个时钟统一到同一时钟域，就可以降低用FPGA实现的难度。

对于C310芯片来说，片上仿真器模块和微处理器模块的时钟不同，这两个时钟域具有以下两个特点：

第一，根据JTAG协议，所有的JTAG信号都是在j_tclk上升沿时采样。