[发明专利]对基于随机上下文无关文法的RNA二级结构预测进行加速的方法

权利要求书

1.一种对基于随机上下文无关文法的RNA二级结构预测进行加速的方法，其特征在于 包括以下步骤：

第一步，构建由主机和可重构算法加速器组成的异构计算机系统，主机是一台个人 计算机，可重构算法加速器与主机相连，主机上安装有多序列比对程序、CM模型构建 程序、CM模型解析程序、可重构算法加速器逻辑下载程序和数据通讯程序，其中CM 模型是Eddy和Durbin提出的一种进行RNA二级结构分析的概率模型，它利用随机上 下文无关文法SCFG从一组同源RNA序列的多序列比对结果中发现一致性的结构，以刻 画RNA家族共同的结构信息；主机通过JTAG编程电缆对可重构算法加速器进行配置， 将RNA序列和CM模型通过PCI-E接口加载至可重构算法加速器，并启动可重构算法加 速器；可重构算法加速器完成无回溯的CYK/inside算法的计算，将比对结果返回给主机； 可重构算法加速器由算法FPGA、动态存储器DRAM和PCI-E接口组成：DRAM与算法 FPGA相连，用于存储原始数据-RNA序列和CM模型及中间状态的计算结果，PCI-E 接口连接主机与算法FPGA；算法FPGA的JTAG配置端口通过JTAG编程电缆与主机相 连，主机通过JTAG编程电缆对算法FPGA进行逻辑配置；

算法FPGA与DRAM和PCI-E接口相连，算法FPGA从PCI-E接口接收数据和操 作命令，并对操作命令进行解析：如果是数据写命令，将从PCI-E接口接收的数据存储 在DRAM中；如果是启动命令，执行无回溯的CYK/inside计算，将计算结果存储在DRAM 中并向主机返回计算完成信号；如果是数据读命令，将计算结果从DRAM中读出并通过 PCI-E接口发送给主机；

算法FPGA由IO接口控制器、DRAM存储控制器、PE阵列控制器、PE阵列、PE 同步与写回控制器组成：IO接口控制器对外与PCI-E接口相连，对内与DRAM存储控制 器、PE阵列控制器相连，IO接口控制器从PCI-E接口接收原始数据即CM模型和RNA 序列，并向DRAM存储控制器发出数据写请求，将原始数据通过DRAM存储控制器写 入DRAM；数据存储完成后，IO接口控制器将数据准备好信号发送给PE阵列控制器； IO接口控制器接收主机发出的启动命令，并转发给PE控制模块，启动PE阵列；计算完 成后，IO接口控制器接收主机发出的的数据读命令，通过DRAM存储控制器将序列比 对得分从DRAM中读出，通过PCI-E接口送回主机；

DRAM存储控制器对外与DRAM相连，对内与IO接口控制器、PE阵列控制器、 PE阵列、PE同步与写回控制器相连，它接收来自IO接口控制器的数据写请求，将原始 数据写入DRAM；接收来自PE阵列控制器的数据读请求，将RNA序列从DRAM读出 并发送至PE阵列；接收来自PE阵列的CM模型和数据读请求，将CM模型当前状态信