[发明专利]半导体存储器单元、驱动其的方法及半导体存储器

说明书

技术领域

本发明涉及半导体技术领域，特别涉及半导体存储器单元、驱动半导体 存储器单元的方法及半导体存储器。

背景技术

随着CMOS持续高度集成和高性能发展出现按比例缩小，出现了超大规模 集成电路(VLSI)。众所周知，现有的CMOS技术的按比例缩小在65nm节点 及以下面临速度和功率之间的平衡的限制。幸运地，提高迁移率的应力工程 以及新的栅堆叠材料(高k和金属栅)可以将CMOS按比例缩小向32nm节点以 下延伸，而工艺变得更为复杂。同时，DRAM以及闪存的按比例缩小也使存 储器单元电容、选择晶体管、以及电荷存储层上持续缩小。不幸地，CMOS 逻辑电路和存储器的按比例缩小，使得将其集成在一起形成系统级芯片(SoC) 的难度加大，这促使CMOS逻辑电路和存储器无法集成在一起。令人感兴趣的 是，这种发展趋势多少降低了VLSI作为单芯片系统的目的。

现有的MOS晶体管结构包括浅沟槽隔离结构、作为栅介电层的氮化氧化 层、硅化镍多晶硅栅堆叠、多层(如ONO)间隙壁、较浅的源/漏(S/D)延伸区、 硅化镍S/D深结。核心逻辑电路的晶体管操作电压通常在1～1.3V，沟道较短 (约为40～60nm)，栅介电层较薄(等效电厚度EOT约20～)、S/D延伸 区结深较浅(200～)。I/O电路的晶体管(用于与芯片外界电路接口)在不 同的外接电压Vcc下工作(例如1.8V、2.5V或者3.3V)，沟道较长(约100～ 300nm)，栅介电层较厚(等效电厚度EOT，约40～)，S/D延伸区结深 较深(约300～)。核心逻辑电路的较低操作电压可以降低操作功率。 目前的65/45nmCMOS制造节点均采用应变硅技术以加强电子和空穴在沟道中 的迁移率。将来32nm及更低的CMOS电路可能进一步包括新的应变Si技术以 及额外的特征，比如新的高k材料作为栅介电层、金属栅堆叠、SOI衬底或者 非平面沟道晶体管(FinFET)等等。

传统地，将闪存和CMOS逻辑电路集成在一起采用基于逻辑CMOS电路或 者基于闪存的方法，然而这些方法并不成功。在基于SoC集成的全CMOS逻辑 工艺中，逻辑多晶硅/栅堆叠、栅氧化层以及间隙壁被迫与闪存共用，结果， 闪存单元面积通常过大，操作电压较高，且阵列设计复杂。反过来，由于需 要高电压工艺和电路导致在低密度(比如＜约0.5Mb)应用中受到限制。在基 于闪存的SoC集成电路中也存在问题，该工艺的双多晶硅浮栅ETox的高密度 闪存、电荷陷阱单元(SONOS、NROM...等)被迫与CMOS逻辑电路共用， 这个方法较为复杂、昂贵且成品率低，逻辑晶体管的特性不可避免地被形成 存储器的那些热循环改变，而且不可能采用现有的CMOS库和IP库。

总之，目前的CMOS技术促使先进的逻辑和存储技术进一步分开发展， 确实降低了集成电路(VLSI)用于单芯片系统的目的。即便如此，由于在单 芯片系统中，逻辑和存储功能集成在一起可以实现高性能和低功耗，鉴于此 优点，人们为了达到该目的付出了大量的劳动，比如Yu Hsien Lin等人发表在 《IEEE Transactions on Electron Devices》杂志的2006年第53期第4刊第782 至788页文章中公开了采用氧化铪(HfO₂)纳米晶作为电荷陷阱层形成的存 储结构的研究。

但是在上述技术方案中，形成氧化铪(HfO₂)纳米晶的工艺目前尚不成 熟，难以控制，会影响半导体存储器的成品率，同时该研究也没有公开如何 利用该结构形成单芯片系统的方法。

因此，需要一种先进的将存储器单元和逻辑电路集成在一起的方法。

发明内容

本发明解决的问题是提供一种半导体存储器单元、驱动半导体存储器单 元的方法及半导体存储器，以将存储器的存储器单元与逻辑器件集成在一起， 提高集成电路的性能和降低功耗。