[发明专利]掩模板以及应用其进行浅沟道隔离结构制造的方法

说明书

技术领域

本发明涉及集成电路制造领域，且特别涉及一种掩模板以及应用其进行浅沟道隔离结构制造的方法。

背景技术

近年来，随着半导体集成电路制造技术的发展，芯片中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，生产线上使用的线路宽度己进入了次微米的细小范围。然而，无论器件尺寸如何缩小化，在芯片中各个器件之间仍必须有适当地绝缘或隔离，方可得到良好的器件性能。该技术一般称为器件隔离技术(device isolation technology)，其主要目的是在各器件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的器件。在各种元件隔离技术中，局部硅氧化方法(Local Oxidation，LOCOS)和浅沟道隔离(Shallow Trench Isolation，STI)是最常被采用的两种技术。

随着半导体集成电路器件集成度的日益提高，器件的特征尺寸也日益缩小，在0.18微米以下的制造工艺中，存储单元内的电绝缘结构，例如氧化硅绝缘层，已经无法使用区域氧化法(Local Oxidation，LOCOS)来制造。因此浅沟道隔离(Shallow Trench Isolation，STI)已渐渐取代传统半导体器件隔离方法。STI比起LOCOS有许多优点，例如STI方法可使半导体器件隔离构造有较小的宽度，因而有较高的器件密度；此外，STI可提升器件表面平坦度，因而可在微影工艺时有效控制线宽的特征尺寸(critical dimension)。

对于STI方法，请参考图1A～1C。首先，请参阅图1A，在一半导体基底10上，以化学气相沉积法(CVD)或热气化成长法形成垫氧化层(pad oxide layer)12，然后在垫氧化层12表面上，以CVD法沉积氮化硅层14，二者共同构成掩膜层15。接着，以微影工艺及蚀刻工艺，定义掩膜层图案，用以露出半导体基底10欲形成器件隔离区的部分。其次，请参见图1B，利用掩模层15的掩膜层图案当作掩膜，施行一蚀刻工艺而在半导体基底10上形成沟道16。再请参考图1C，利用化学气相沉积(CVD)工艺，形成一介电层18以填入基底的沟道16中，之后再回蚀刻(etch back)或是以化学性机械研磨工艺(CMP)去除表面多余的介电层18，以完成沟道隔离区制造过程。

然而，传统的浅沟道隔离(STI)技术依然存在一定的缺陷。请参考图2，图2所示为NROM型闪存芯片版图，其中的水平线和垂直线分别为字线(Word Line，WL)22和位线(Bit Line，BL)24。浅沟道隔离孔28被用来阻止位线连接带上的位线24和位线24之间的漏电现象。在现有技术中，为了达到合适的芯片接触孔26的阻抗以及尽量减小接触孔26的感应连接漏电现象，通常在位线连接带使用插塞注入的方法以加强芯片的连接性能。在该插塞注入工艺中存在热处理制程，其用于活性化注入工艺以及修复注入工艺中产生的损伤。该热处理制程通常位于整个器件形成之后，因此会导致接触孔26的插塞注入区27扩散到现有技术中椭圆形浅沟道隔离28的四个顶角，导致位线24和位线24之间的导电路径减短，从而加大位线24和位线24之间的漏电现象(请参考图3，图3所示为现有技术中浅沟道隔离结构漏电现象的示意图)。在芯片器件持续小型化发展的过程中，现有技术的这个缺点也变得更加显著，因此亟需一种最佳化的浅沟道隔离制造方法，其对于产业的发展具有重要意义。

发明内容

本发明提出一种掩模板以及应用其进行浅沟道隔离结构制造的方法，其制造形成的浅沟道隔离结构有效地减少了器件的漏电现象。

为了达到上述目的，本发明提出一种用于制造浅沟道隔离结构的掩模板，该掩模板在掩模开孔的四角外侧开有四个与掩模开孔部分重合的长方形开孔。

为了达到上述目的，本发明还提出一种浅沟道隔离结构的制造方法，包括下列步骤：提供一半导体基底；形成一掩膜层于半导体基底上；以微影工艺及蚀刻工艺，定义掩膜层图案；利用掩膜层图案，进行蚀刻工艺在半导体基底上形成沟道；利用化学气相沉积工艺，形成介电层以填入基底的沟道中；进行平坦化处理，去除器件表面介电层，以完成浅沟道隔离制造过程；其中，在定义掩膜层图案前进行光学近似修正处理，在原有掩模板的掩膜开孔的四角上各增加一个长方形的开孔，所述掩模板用于定义掩模层图案。