[发明专利]单频网广播中前向纠错编码状态同步系统

权利要求书

1.一种单频网广播中前向纠错编码状态同步系统，其特征在于包括两个子 模块：使能延时模块和码流选择模块，其中：

所述使能延时模块接收同步器输出的FEC同步使能，将随机化模块、RS编 码模块和字节交织模块的RAM的读地址作为输入，输出延时后的FEC同步使能信 号，使能延时模块使其输出的FEC同步使能信号对应进入码流选择模块的码流位 置和同步器输出FEC同步使能对应的是同一个码流位置；

所述码流选择模块接收字节交织输出的码流，将FEC的编码器状态和使能延 时输出的使能信号为输入，向FEC编码器输出码流，码流选择模块在使能信号出 现的时候，根据FEC寄存器的状态选择相应的预置序列输出，在使能信号没有出 现的时候，直接输出前面字节交织模块输入的码流。

2.根据权利要求1所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述同步器输出FEC同步使能对应的码流位置是同步信息包中的某个或某 几个预先定义好的字节。

3.根据权利要求1所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述使能延时模块包括信号选通模块、延时计算模块、时间计数器和使能 控制模块，其中：

信号选通模块，其输入是随机化模块、RS编码模块和字节交织模块的RAM 的读地址，以及使能控制模块的控制信号，输出是选择后的随机化模块、RS编 码模块和字节交织模块的RAM读写地址中的一个，该模块根据使能控制模块的控 制信号选择随机化模块、RS编码模块和字节交织模块的RAM的读地址之中的一 个输出给延时计算模块；

延时计算模块，其输入是信号选通模块输出的随机化模块、RS编码模块和 字节交织模块的RAM读写地址中的一个，以及使能控制模块的控制信号，输出为 计算得到的延时数值，该模块根据输入的RAM读写地址计算相应的RAM中延时数 值，输出给使能控制模块；

时间计数器，该模块输入是使能控制模块的控制信号，输出为当前计数数值， 该模块根据使能控制模块的控制信号进行清零，按系统时钟进行计数；

使能控制模块，其输入是同步器输出的FEC同步使能信号，延时计算模块输 出的延时数值，和时间计数器输出的计数值，输出为对信号选通模块、延时计算 模块和时间计数器的控制信号，以及延时产生的FEC同步使能信号，该模块根据 预先已知的随机化模块、RS编码模块或字节交织模块的固定的非RAM延时的数 值、延时计算模块输出的延时数值和时间计数器输出的计数值控制信号选通模 块、延时计算模块和时间计数器并输出FEC同步使能信号，使能控制模块根据同 步器输出的FEC同步使能信号开启，根据自身输出的FEC同步使能信号对另外三 个模块复位或清零。

4.根据权利要求3所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述延时计算模块，其延时处理方法为：

将随机化模块、RS编码模块或字节交织模块的延时分为三个部分：RAM前延 时、RAM中延时和RAM后延时，RAM前延时是数据进入这三个基带处理模块的RAM 所需要等待的时间，RAM后延时是数据从这三个基带处理模块的RAM中出来到输 出所需要的时间，RAM前延时和RAM后延时在系统中是已知的，延时计算模块的 作用就是计算RAM中延时；

根据使能控制模块的控制信号，判断应该计算的模块是随机化模块、RS编 码模块和字节交织模块中的哪一个，然后利用输入的RAM读地址和写地址，和已 知的RAM结构，计算得出RAM中延时；对于随机化模块和RS编码模块来说，RAM 中延时＝一个字节的读取时间×(读地址-写地址)mod(RAM大小)，对于字节交 织模块来说，先根据读写地址判断出字节交织的写入行和读出行，RAM中延时＝ 写行数×交织延时单位×交织器总行数+(写行数-读行数)×交织延时单位。

5.根据权利要求4所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述时间计数器的计数单位是系统时钟周期。