[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及半导体器件及其制造方法。

背景技术

半导体器件广泛应用于集成电路，半导体器件的性能严重影响集成电路的性能。氮化物只读存储器(NROM，Nitride Read-Only Memory)包含双叠多晶硅栅(stacked dual poly-silicon)结构，该结构用作NROM的控制栅(Control Gate)和字线(WL，Word Line)。所述双叠多晶硅栅结构包含第一栅(Poly1)和第二栅(Poly2)，其中Poly1位于Poly2下方。

当Poly1和Poly2均采用非晶硅材料形成，形成工艺通常为低温下的炉管工艺(Furnace Process)，所述低温可以为500～550摄氏度(℃)。在形成Poly1后，需要经过必要的热处理(Thermal Process)过程，然后再沉积Poly2。

但在实际制造过程中，由于热处理过程会使Poly1部分结晶，且所述结晶的晶向为一随机方向，而Poly2仍然为非晶硅，因此通过现有方案制作出的双栅NROM中，将导致下述问题：

1，参照图1，为现有双栅NROM部分结构的透射电子显微结果图，从该图可以看出，一方面Poly1和Poly2之间产生了明显的分界面10，另一方面，Poly1靠近底部的侧面有损坏，见图中圆圈标明的区域。

2，由于Poly1在Poly2沉积后是部分或全部结晶的，具有随机晶向的晶粒组成，而Poly的蚀刻速率会受晶粒晶向的影响，这导致双叠多晶硅栅结构蚀刻的宽度尺寸相差很大。

3，由于Poly1和Poly2晶体结构不匹配，它们在热处理过程中重结晶行为不一致；而且热膨胀系数也不匹配，其最后的结果是双叠多晶硅栅在后续的热处理过程中会发生变形，从而进一步降低硅栅的尺寸均匀性。

上述问题导致Poly1和Poly2的性质不匹配，进而降低NROM的性能。

发明内容

本发明解决的是包含双叠多晶硅栅的半导体器件中双栅晶体结构不匹配不同而使得双栅性质不匹配，降低NROM性能的问题。

本发明提出了半导体器件，包含双叠多晶硅栅结构，所述双叠多晶硅栅结构由第一栅及第二栅构成，第二栅叠于第一栅上，其中所述第一栅的结构及第二栅的结构为晶体结构，第一栅与第二栅的晶粒大小匹配，且第一栅与第二栅的晶向结构匹配。

本发明还提出了半导体器件制造方法，所述半导体器件包括双叠多晶硅栅结构，所述双叠多晶硅栅结构由第一栅及第二栅构成，第二栅叠于第一栅上，包括：用炉管工艺形成所述第一栅；对第一栅多晶硅进行热处理；第一栅多晶硅图形化；用单片腔式化学气相沉积工艺形成所述第二栅，由于采用单片腔式化学气相沉积工艺沉积可以对Poly2的晶粒大小和晶粒晶向进行很好的调节和控制，而且多晶硅沉积的重复性好，在沉积前其中所述第一栅及第二栅的结构为晶体结构，第一栅与第二栅的晶粒大小匹配，且第一栅与第二栅的晶向结构匹配。

本发明提出的方案中由于双叠多晶硅栅结构中第一栅及第二栅的结构为晶体结构，且Poly1和Poly2的晶粒大小和晶粒晶向结构分别匹配，因此避免了Poly1和Poly2的性质不匹配、在制造过程中Poly1和Poly2重结晶行为不一致，使得Poly1及Poly2产生交界面且Poly1侧面有损坏，各个双叠多晶硅栅结构形状发生扭曲变形、宽度尺寸均匀性不好，进而降低NROM性能的问题。

附图说明

图1为现有双栅NROM部分结构的扫描结果图；

图2为本发明实施例中双栅NROM部分结构的扫描结果图；

图3为本发明实施例提出的半导体器件制造方法流程图。

具体实施方式

尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。