[发明专利]掩膜版设计方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及掩膜版设计方法。

背景技术

掩膜版在集成电路制造工艺中有广泛应用，其上包含电路图案。掩膜版通常用于将该电路图案转移至硅片上，常见的转移过程为：

步骤a1，提供一半导体基体，该基体可能包含一些器件结构；

步骤a2，在基体上涂布光刻胶；

步骤a3，将包含电路图案的掩膜版置于光刻胶上方；

步骤a4，用光波照射掩膜版，使得透过电路图案的光波与光刻胶发生反应；

步骤a5，再将基体置于显影液中显影，通过显影去除部分光刻胶，未去除的光刻胶形成对应该电路图案的光刻胶图案。

然后通过其它后续常规过程，通过光刻胶图案在基体上形成电路。

业界常用掩膜版透光率(mask transmission rate)来衡量掩膜版上电路图案的疏密程度，对于去除型(clear tone)的光罩，透光率越低说明电路图案越稀疏，透光率越高说明电路图案越密集。

出于设计需要，有些电路图案中低阈值电压的金属氧化物半导体(MOS，Metal-Oxide-Semiconductor)器件对应的区域的密度很小，对应的掩膜版透光率很低，例如小于0.5％。

但在使用透光率很低的掩膜版进行电路图案转移时，经常发现在显影后需要保留以形成光刻胶图案的光刻胶出现翘起(lifting)和崩塌(scum)现象。

本申请发明人通过分析发现：在将上述透光率很低的掩膜版的电路图案转移至半导体基体的过程中，电路图案稀疏，在将基体置于显影液中显影去除光刻胶时将去除大量光刻胶，剩余稀疏的光刻胶构成与电路图案对应的光刻胶图案。由于需要剩余的光刻胶很稀疏，因此在显影时，容易受到显影液的冲击而出现光刻胶lifting和scum现象。

发明内容

本发明提供掩膜版设计方法，以避免采用现有掩膜版进行电路图案转移时存在的光刻胶lifting和scum现象。

本发明提出的掩膜版设计方法包括：当包含电路图案的掩膜版的透光率小于预定值时，在该掩膜版上添加辅助图案。

可选的，所述预定值为0.5％。

可选的，添加辅助图案后，需使得所述掩膜版的透光率大于1％。

可选的，所述辅助图案为辅助有源区图案和/或辅助多晶硅栅图案。

可选的，还包括确定辅助图案与电路图案距离的步骤。

可选的，所述距离需满足条件：采用辅助图案制造出的结构对采用电路图案制造的电路的性能影响处于预定范围。

可选的，还包括确定辅助图案形状的步骤。

可选的，还包括确定辅助图案尺寸的步骤。

可选的，所述辅助图案为方形。

可选的，所述方形辅助图案的边长为0.5微米，关键尺寸大于0.18微米；辅助图案间的距离为1微米。

本发明提出的一种掩膜版设计方法中，通过在透光率小于预定值的包含电路图案的掩膜版上添加辅助图案，可以增加掩膜版的透光率，从而避免了现有透光率过低掩膜版导致的光刻胶lifting和scum现象。

本发明提出的另一种掩膜版设计方法中，通过确定辅助图案的形状和/或尺寸，以确定出合适的辅助图案，来尽可能提高制程的稳定及简单。

本发明提出的另一种掩膜版设计方法中，通过确定辅助图案与掩膜版上电路图案的距离，来防止电路图案对应的结构受辅助图案对应的结构的影响，提高电路的稳定性。

本发明提出的另一种掩膜版设计方法中，辅助图案设计为方形，使得制程稳定和简单。

本发明提供的另一种掩膜版设计方法中，方形辅助图案的边长为0.5微米，关键尺寸大于0.18微米；辅助图案间的距离为1微米，有效的避免了透光率较低导致的光刻胶lifting和scum现象，并且制程稳定简单。

附图说明

图1为本发明实施例提供的掩膜版设计方法的流程图。

图2为本发明实施例提供的辅助图案的示意图。

具体实施方式

尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。