[发明专利]一种改进的静电放电防护装置及相应的方法、集成电路

说明书

技术领域

本发明涉及静电放电防护装置，尤其是电源和地的静电放电防护装置，具体地，涉及用于消除正常上电时流过静电放电防护器件的电流的静电放电防护装置。 

背景技术

在CMOS集成电路的可靠性设计中，一个重要的环节就是静电放电(ESD，electrostatic discharge)保护电路的设计问题。所谓ESD现象，就是在集成电路芯片的制造、运输、使用过程中，芯片的外部环境或者内部结构会积累一定量的电荷，这些积累的电荷会通过芯片的管脚瞬间放电。静电放电瞬间通过集成电路内部的峰值电流可以达到数安培，这个瞬态大电流足以将芯片烧毁。有统计表明，集成电路失效的原因中有1/3以上是由于ESD造成的。然而ESD现象存在于集成电路的生产、封装、运输和使用整个过程中，因此一个提高集成电路可靠性的有效方法就是在芯片内部或/和外部根据不同的需要加入适当的ESD保护电路。 

对于集成电路，静电放电通常用三种物理模型描述，分别是人体模型(HBM，human body model)，机器模型(MM，machine model)和充电器件模型(CDM，charged-device model)，各自代表现实世界中的不同类型静电放电。IO的ESD防护电路和POWER间的ESD防护电路(power clamp)共同构成了整个IC的ESD防护。 

在POWER间的ESD防护方面，当ESD电压加在VDD与GND之间时，除了会造成IC内部电路损伤之外，也常触发一些寄生的半导体元件导通而烧毁。在CMOS集成电路中，最常见的发生烧毁的寄生元件就是p-n-p-n的SCR元件及n-p-n的BJT晶体管。随着集成电路制造工艺的不断发展，寄生元件的间距也越来越小，这使得它们具有更高的增益并且更加容易被触发。因此，电源和地之间的ESD保护单元需要具备开启速度快、能够承载大电流、导通电压低、本身不易损坏等特点。目前较常用的电源ESD保护单元电路是一个由静电放电侦测电路控制的MOS放电管。

在现有技术中，ESD检测电路由RC电路构成，其中，电阻R可以用多晶硅(poly)电阻实现。Poly电阻的优点是阻值相对比较准确。但是，由于要保证ESD放电时ESD电流泄放器件的导通时间足够长，电阻R的取值较大，并且一些制程中poly电阻的方块电阻值较小(小于10ohm/sheet square)，因此该电阻的版图面积较大。为了节省面积，该电阻可以用MOS来实现。调整MOS的宽长比很容易获得需要的阻值，面积比poly电阻小很多。与poly电阻相比，MOS电阻虽然节省了面积，但是却引入了新的问题，即在正常上电时本应处于截至状态的ESD电流泄放器件会有电流流过，严重时会影响应用系统正常上电。 

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种改进的静电放电防护装置。 

根据本发明的一个方面，提供一种改进的静电放电防护装置，用于消除正常上电时流过静电放电防护器件的电流，包括检测电路、驱动电路以及放电管，其中，所述驱动电路包括一级或多级反相器，且最后一级反相器为CMOS反相器，其中，所述CMOS反相器包括负载管以及驱动管，其特征在于，所述负载管与驱动管之间连接有第一分压电路，所述第一分压电路对所述放电管的栅极电位进行限制，使得在正常上电过程中所述放电管不能导通。 

优选地，所述第一分压电路包括至少一个第一晶体管。 

优选地，所述第一晶体管为PMOS管，其中，所述PMOS管的源极连接所述负载管的漏极，所述PMOS管的漏极连接所述驱动管的漏极，所述PMOS管的栅极与漏极连接，所述放电管的栅极与所述PMOS管的漏极或源极连接。 

优选地，所述第一晶体管为NMOS管，其中，所述NMOS管的漏极连接所述负载管的漏极，所述NMOS管的源极连接所述驱动管的漏极，所述NMOS管的栅极与漏极连接，所述放电管的栅极与所述NMOS管的源极或漏极连接。 

优选地，所述第一晶体管为二极管。 

优选地，所述第一晶体管为NPN管。 

优选地，所述第一晶体管为PNP管。 

本发明通过在放电管前一级反相器的负载管与驱动管之间连接所述第一分压电路来限制所述放电管栅极的电位，从而在正常上电时，所述NMOS管31不能导通，进而消除了对应用系统上电的不利影响。 

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：