[发明专利]快速设计电源网络的方法

说明书

技术领域

本发明属于集成电路计算机辅助设计技术领域，涉及快速设计电源网络的方法，具体涉及一种快速设计电源网络的算法。

背景技术

传统的数字后端设计流程中，布局是物理设计的第一步，只有在各个模块的尺寸以及相对位置被确定后，电源网络的布线才能开始。为了满足所有模块的静态功耗要求，需要在构建电源网络的时候进行一些物理分析，譬如每个模块上的电压降是否控制在一定的限度内，它的电源-地端口P/G pin(注：P/Gpin系指布局中每个模块与整个电源网络连接的电源端口)是否能从电源网络上获取到足够的电流。同时，电源网络的设计还必须满足一些设计规则，譬如在不同的工艺下，电源条的线宽要小于一定的限度，而且为了防止EM效应的发生，它的线宽又不能低于某个临界值。另外，电源条与电源条之间的距离也就是常说的线间距在不同的线宽下，要求也是不一样的。

上述电压降是由于电流经过电源网络上的电阻引起的，随着工艺的发展以及市场的需求，集成电路的功能越来越强大，工作频率也越来越高，芯片上的电流密度和连线长度都随之增加，这带来了更大的电压降。据文献[1]介绍，5％的电压降会增加15％的延时，这无疑会对芯片的关键路径产生很大影响。然而在传统的设计中，电压降等问题并不十分突出，针对电源网络的设计流程也比较简单，设计人员凭借经验对电源网络初步设计，然后再进行验证，如果出现问题则在下一次迭代中修复。然而，随着特征尺寸的减小和IP核的大量应用，设计的集成度大大提高，芯片的频率也不断提高，这无疑增加了设计的功耗密度。而另一方面，芯片的核心电压却在不断降低，即电源的抗干扰能力不断减弱。这些问题都会导致芯片电源网络设计的难度大大增加。

由于芯片规模的迅速增大，芯片的布局布线时间也越来越长。据文献[2]记载，一个大约120万门的设计，采用64位2.1GHz的AMD CPU，其布线时间可达24小时，一次设计的迭代时间竟接近一周。因此，单纯依靠循环迭代不断完善电源设计方法已不可取，必须要提高电源网络设计的质量，保证芯片的功耗需求，以减少迭代次数。另外，为了控制电压降在一定范围内，电源网络可能会占用大量的布线资源，导致信号布线拥塞，进而影响设计的时序收敛[3]。基于以上问题，本发明提出了一种快速设计电源网络的方案，不仅能满足芯片的功耗需求，从而显著减少设计的迭代时间，同时发挥了不均匀网络的特点，尽量减少用于电源网络的布线资源，从而可以有效的提高布通率。

参考文献：

【1】J.-S.Yim，S.-O.Bae and C.-M.Kyung，“A floorplan-based planning methodology forpower and clock distribution in ASICs”，in Proc.ACM Des.Auto.Conf.，1999，pp.766-771

【2】S.Doan，K.Matsushita，C.Y.Wu，et al.，“1.2-1.5+M instances flat design for 0.13μmprocess”，Synopsys Inc.，SNUG San Jose，2006

【3】陈磊，陈岚，“一种快速的低压降电源/地网络设计方案”，《计算机工程与应用》，2007.43(26)，97-99。

【4】S.Kaveh and D.M.James，“Compact Physical IR-Drop Models for Chip/PackageCo-Design ofGigascale Integration”，IEEE Trans.Electron Devices，2005，52(6)：1087-1096

发明内容

本发明的目的在于电源网络的自动生成，通过快速构建一个不均匀的电源网络，在满足芯片供电要求的基础上，尽可能的节约布线资源和设计时间。

为达到上述目的，本发明的技术方案是：一种快速设计电源网络的算法，它基于保证芯片功耗要求，通过移除均匀电源网络中传导电流相对较少的电源条，生成一个不均匀电源网络，如图3所示，其步骤是：

步骤1.1：根据芯片的功耗要求，构建一个满足所有模块电压需求的均匀的电源网络，并记录下该电源网络的线宽和线间距；

步骤1.2：计算芯片中所有模块电源-地端口P/G pin上的电压降；

步骤1.3：针对得到的电源网络，遍历每一根电源条并计算移除该电源条后，每个P/G pin上电压降增大的百分比；如果此时增大的电压降仍低于该P/G pin所属模块的最大限度值，则记录下该电源条的位置信息；否则，不予记录；