[发明专利]位线合并的增益单元eDRAM单元及存储器

说明书

技术领域

本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种嵌入式动态随机存储器(eDRAM)技术，尤其涉及一种两个MOS晶体管单元组成的、写字线与读字线合并的增益单元eDRAM(Gain Cell eDRAM)单元及其存储器。

背景技术

存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的特点。

但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管本身的寄生电容来等效代替DRAM中电容的思想。

请参阅图1，图1所示为现有技术的带两个MOS管的增益单元eDRAM单元结构示意图。该eDRAM是由Intel公司在美国专利US7120072中提出的，如图1所示，该Gain Cell eDRAM100包括写MOS晶体管101、读MOS晶体管102、写字线(Write Word Line，WWL)105、读字线(Read Word Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(ReadBitLine，RBL)108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表1具体说明其操作过程：

(1)写操作(Write)：写“0”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。

(2)数据保持时(Hold)：RWL、RBL置0电位读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。

(3)读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电，由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电，RBL维持0V电位，从而可以读出数据“1”。

操作列表1

图1所示的Gain Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于其包括两条字线(读字线、写字线)和两条位线(读位线、写位线)，虽然存储密度可以达到eSRAM的两倍，但单元面积仍然较大。

发明内容

本发明的目的在于提供一种能够避免由于增益单元eDRAM单元中的位线使单元面积增大的技术问题的增益单元eDRAM单元及存储器。

本发明提供的增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、读字线以及等效寄生电容，写MOS晶体管的栅极连接于所述写字线，还包括一条位线，写MOS晶体管的漏端/源端连接于所述位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于所述位线，读MOS晶体管的源端/漏端连接于读字线。