[发明专利]一种采用双镶嵌工艺制造半导体元件的方法

说明书

技术领域

本发明涉及一种制造半导体集成电路元件的制造方法。特别是一种增加双镶嵌制造工艺中沟槽图形化可控性的方法。

背景技术

随着半导体器件制造业的飞速发展，半导体器件CMOS已经具有深亚微米结构，半导体集成电路IC中包含巨大数量的半导体元件，在这种大规模集成电路中，元件之间的高性能、高密度的连接不仅在单个互连层中互联，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体元件。特别是利用双镶嵌(dual-damascene)工艺形成多层互连结构时，预先在层间绝缘膜中形成互连沟槽和介质孔，然后用导电材料例如铜填充互连沟槽和介质孔。双镶嵌制造工艺的互连特性有利于提供应用于多层互连层的平坦化互连结构，从而提升元件整合的层次。半导体工业中有使用低介电系数的介电材料的趋势，特别应用于铜导线间连接结构，以降低导线的电阻/电容时间延迟(RC time delay)。双镶嵌工艺一般分为“先蚀刻介质孔(via-first)”的图案化工艺和“先蚀刻沟槽(trench-first)的图案化工艺。在光刻过程中，波长较短时，会产生驻波效应。为了消除这种驻波效应的副作用，在现有的双镶嵌制造工艺过程中，会增加一个底部抗反射涂层(bottom anti-reflective coating，BARC)涂布步骤。传统的“先蚀刻介质孔(via-first)”双镶嵌工艺的一般流程为：介质孔图案光刻胶涂布110；介质孔图案蚀刻120；底部抗反射涂层涂布130；沟槽图案光刻胶涂布140；沟槽图案蚀刻150，见图1a。

发明内容

在介质孔刻蚀之后，由于蚀刻中产生的图案轮廓不均匀造成涂布底部抗反射涂层后涂覆光刻胶时厚度的均一性较差，如果这时直接进行沟槽图案的曝光，可能造成工艺窗口缩小，沟槽图形化的可控性降低，如果想要达到特定的尺寸，曝光能量需要满足更严格的条件，导致双镶嵌工艺成本的增加。

传统双镶嵌工艺中，将底部抗反射涂层填满介质孔1后，如果直接涂覆光刻胶进行沟槽蚀刻的步骤，由于介质孔(Via)的图形密度不同造成在不同图形的介质孔中填充的底部抗反射涂层(BARC)深度不同，介质孔(Via)图形密度大的未填满，图形密度小的完全填满，从而在后面光刻涂胶中造成光刻胶在不同图形处厚度不均，光刻后从而造成不同图形区域底部抗反射涂层(BARC)深度不同，造成沟槽(Trench)刻蚀过程中刻蚀不易控制，介质孔图形密度大的沟槽(Trench)过刻蚀的问题。图1b和图1c为传统双镶嵌工艺中同一片晶圆中不同图形的SEM图，图1b中蚀刻停在蚀刻中间阻挡层(MESL)没有刻蚀干净；而图1c中在有介质孔(Via)和沟槽(Trench)的区域，蚀刻不易控制，蚀刻穿透了蚀刻中间阻挡层(MESL)，破坏了介质孔(Via)和沟槽(Trench)的图形，造成图形化失效。

针对上述问题，本发明的提供一种提高双镶嵌制造工艺中沟槽图形化可控性的方法，其包括如下步骤：介质孔图案光刻胶涂布210；介质孔图案蚀刻220；底部抗反射涂层涂布230；底部抗反射涂层回蚀240；沟槽图案光刻胶涂布250；沟槽图案蚀刻260，见图2.

采用上述方法的双镶嵌制造工艺可以使后续的光刻胶厚度即使在介质孔图案轮廓不均匀的情况下仍然能够保持较好的均一性，从而解决在没有底部抗反射涂层回蚀步骤的传统双镶嵌工艺中不同介质孔图形中涂覆底部抗反射涂层后进行沟槽蚀刻时，光刻胶厚度不同造成后续工艺的窗口不够而导致沟槽图形化可控化降低的问题。

附图说明

通过以下对本发明一实施例结合其附图的描述，可以进一步理解其发明的目的，具体步骤以及优点，其中附图为：

图1a为传统先蚀刻介质孔双镶嵌工艺流程图；

图1b和图1c为传统先蚀刻介质孔双镶嵌工艺中窗口缩小的成因；

图2为本发明先蚀刻介质孔双镶嵌工艺流程图；

图3a-图3f为本发明优选实施例的示意图；

图4a和图4b为本发明先蚀刻介质孔双镶嵌工艺形成的沟槽对比图。

具体实施方式

下面结合附图对本发明公开的光刻前对晶元表面进行处理的方法进行进一步详细描述。

请参阅图3a-图3f来说明本发明的双镶嵌制程，但非限定本发明：

首先，请参见图3a，在第一绝缘层202上下表面形成第一蚀刻阻挡层201和第二蚀刻阻挡层203，并且在第二蚀刻阻挡层上表面形成第二绝缘层204，然后在第二绝缘层204上表面涂布光刻胶205；