[发明专利]一种具有绝缘埋层的半导体衬底的制备方法

说明书

【技术领域】

本发明涉及半导体器件领域，尤其涉及一种具有绝缘埋层的半导体衬底的制备方法。

【背景技术】

在过去的几十年中，硅基CMOS器件性能的每次提升主要是依靠器件尺寸的减小所带来的，主要包括减小沟道长度，栅氧厚度和阈值电压。但是，集成电路的特征尺寸在1999年开始缩小到亚100纳米，进入纳米技术时代，随着芯片集成度的进一步提高，即器件特征尺寸的进一步缩小将会面临大量来自传统工作模式、传统材料乃至传统器件物理基础等方面的问题，因此必须在器件物理、材料、器件结构、关键工艺、集成技术等基础研究领域寻求突破。

特别是目前随着VLSI技术进入65nm节点及其以下，器件的功耗越来越成为一个限制性的因素，要进一步提高芯片的集成度和运行速度，现有的体硅材料和工艺正接近它们的物理极限，在进一步减小集成电路的特征尺寸方面遇到了严峻的挑战，必须在材料和工艺上有新的重大突破。为了突破这一限制，研究人员不断提出和研究新的器件结构和材料，例如FinFETs，垂直的MOSFETs，高k绝缘材料或金属栅。此外，也可以通过包括全局应变或者沟道应变在内的应变工程来提高载流子的迁移率从而提升器件性能，例如在90nm技术中引入了由薄膜沉淀、沟道隔离、源漏硅化物材料等制备的工艺至应变硅沟道。此外，由新沟道材料例如Ge所带来的高迁移率也在加紧研究。另一方面，也可以通过基于衬底和沟道晶向的优化来提升载流子的迁移率，该方法即混合晶向技术(hybrid orientation technology)。

在目前的半导体技术中，CMOS电路主要是制作在具有(100)晶面的硅衬底上，这是因为在(100)晶面上具有小的氧化物-界面电荷密度以及最高的电子迁移率。但是，空穴的迁移率在(100)晶片上较低，这就使得在(100)晶片上制备的pMOSFETs的驱动电流约为nMOSFETs的一半，虽然传统上使用更大的pMOSFETs可以来平衡nMOSFETs，实际上这增大了栅和寄生电容。有报道称在(100)衬底通过将沟道方向从<110>转移至<100>晶向可以改善pFET的性能，但是更多的工作主要是集中在改变表面晶向的努力上，比如采用(110)或者(111)衬底可以带来更多的空穴迁移率的提升。人们发现空穴迁移率在(110)晶片的<110>晶向上具有最大值，该值是空穴在(100)晶片上的迁移率的两倍以上。但是，即使在不考虑沟道方向的情况下，该晶面方向完全不适用于制造nFET。混合晶向技术基于衬底和沟道晶向的优化来提升载流子的迁移率从而达到提升器件性能的目的，即可以通过在(110)区域制备pMOS在(100)区域制备nMOS以实现器件性能的提升。因此，目前制备出可用于混合晶向技术的全局混合晶向SOI衬底是该技术的一个关键。

目前，SOI材料的制备技术主要有注氧隔离技术(SIMOX)、键合及背面腐蚀技术(BESOI)。其中，由于键合及背面腐蚀技术具有工艺简单、成本低等优点，并且其能够实现不同晶向硅片之间的硅层转移，但是通过研磨或者腐蚀的办法减薄顶层硅，顶层硅的厚度均匀性很难得到精确控制。如P.B.Mumola等在顶层硅厚度为1±0.3μm键合减薄SOI材料的基础上，采用计算机控制局部等离子减薄的特殊办法，将顶层硅减薄到0.1μm，平整度仅能控制在±0.01μm，这也就限制了键合减薄SOI材料在对顶层硅厚度均匀性要求高等方面的应用。而采用SIMOX技术制备的SOI材料，虽然具有优异的顶层硅厚度均匀性，但由于受到注入剂量和能量的限制，埋氧层最大厚度很难超过400nm，并且SIMOX工艺是利用高温退火，促进氧在硅片内部聚集成核而形成连续埋氧层，但是埋氧层中存在的针孔使其绝缘性能不如热氧化形成的SiO₂，击穿电压仅6MV/cm左右，这些缺点限制了SIMOX材料在厚埋层(大于400nm)方面的应用，并且由于注氧隔离技术所制备的SOI衬底仅在同一片晶片上完成，顶层硅和支撑衬底必具有同一晶面方向，这样注氧隔离技术无法用于制备顶层硅和支撑衬底晶向不同的全局混合晶向SOI衬底。

【发明内容】

本发明所要解决的技术问题是，提供一种具有绝缘埋层的半导体衬底的制备方法，能够制备顶层半导体层与支撑衬底具有不同晶向的半导体衬底结构，且顶层半导体层的厚度均匀。