[发明专利]FPGA转成结构化ASIC的方法及结构化ASIC

说明书

技术领域

本发明涉及集成电路技术。

背景技术

FPGA(field programmable gate arrays)相对于ASIC而言，具有两个最主要的优点：没有NRE费用，更短的time to market。因此FPGA在市场上获得了很大的商业成功。但FPGA也有其致命的短处：基于SRAM存储技术的FPGA抗干扰能力较差，特别是在空间应用时，SRAM存储阵列对SEU特别敏感，这限制了普通FPGA在空间的应用。同时单片FPGA成本较高，在用量较大的场合，FPGA成本相对于ASIC没有优势。

结构化ASIC介于FPGA与ASIC之间，底层单元预先制成，用户只需要定制几张互联金属层掩模版就可以得到ASIC，因此具有较短的time to market，同时抗干扰的能力也较强。

传统的结构化ASIC与FPGA底层架构完全不同，用户必须将在FPGA上做的设计重新在结构化ASIC上走一遍从综合到布局布线的开发流程，而后必须通过仿真来检验设计的正确性，对于一个较大的设计，这一转换开发过程有时会持续很长的时间，同时结构化ASIC提供商还必须投入大量的人力物力开发一整套CAD工具，从开发效率和成本上都非常不理想。

发明内容

本发明所要解决的技术问题是，提供一种FPGA转成结构化ASIC的方法，能够在高效、低成本完成结构化ASIC的设计和制作。

本发明解决所述技术问题采用的技术方案是，FPGA转成结构化ASIC的方法，其特征在于，将SRAM型FPGA中的IO单元去除配置SRAM，作为结构化ASIC的IO单元；将SRAM型FPGA中的CLB去除配置SRAM，作为结构化ASIC的逻辑单元；逻辑单元之间，以及逻辑单元与IO单元之间的互联线为定制的金属连线；通过前述步骤形成结构化ASIC。

所述结构化ASIC中分布有供连接的高电平节点和低电平节点，以方便逻辑单元和IO单元的配置。

本发明还提供一种结构化ASIC，包括逻辑单元、IO单元和互联线，其特征在于，所述逻辑单元为不含配置SRAM的SRAM型FPGA的CLB，所述IO单元为不含配置SRAM的SRAM型FPGA的IO单元，所述互联线为定制的金属连线。前述“不含配置SRAM的SRAM型FPGA的CLB”是指在现有的SRAM型FPGA的CLB的基础上去除配置SRAM后余下的部分。IO单元亦同。

本发明的有益效果是，能够在FPGA的开发平台上完成结构化ASIC的开发工作，从而大大的提高了开发效率，降低了结构化ASIC的开发成本。

以下结合附图和具体实施方式对本发明作进一步的说明。

附图说明

图1是本发明涉及的FPGA的示意图。其中5为互联线，6为IO单元，7为CLB。

图2a是FPGA的CLB单元示意图，图2b是结构化ASIC中的逻辑单元示意图。图2c是FPGA的IO单元示意图，图2d是结构化ASIC中的IO单元示意图。

图3是FPGA和结构化ASIC的逻辑单元用金属连线配置的对比示意图，其中a是带有配置SARM的FPGA，1和0表示配置SRAM中的内容；b是带有金属连线的结构化ASIC，其中两个圆点之间的线为定制金属连线。

图4是FPGA和结构化ASIC的IO单元用金属连线配置的对比示意图，其中a是带有配置SARM的FPGA，1和0表示配置SRAM中的内容；b是带有金属连线的结构化ASIC，其中两个圆点之间的线为定制金属连线。

图5是FPGA和结构化ASIC的互联资源用金属连线配置的对比示意图，其中a是带有配置SARM的FPGA，1表示配置SRAM中的内容；b是带有金属连线的结构化ASIC，其中两个圆点之间的线为定制金属连线。

具体实施方式

本发明提出了一种将SRAM型FPGA转成结构化ASIC的方法，该技术要点如下：

·结构化ASIC采用与FPGA相同的构架。即结构化ASIC的制成单元分为逻辑单元和IO单元构成，单元之间的互联由定制的互联金属层里的金属连线完成。逻辑单元由不带配置位的FPGA的CLB构成；IO单元由不带配置位的FPGA的IO构成。

·结构化ASIC的逻辑单元和IO单元的配置由定制的互联金属层里的金属连线分别实现上拉(对应于FPGA SRAM中‘1’的配置)、下拉(对应于FPGA SRAM中‘0’的配置)。

·结构化ASIC的开发采用FPGA的CAD工具，只是单元库进行了一定修改(主要是延时特征参数)。能