[发明专利]多层次FPGA

说明书

技术领域

本发明涉及集成电路。

背景技术

传统的island-style(隔离岛型)FPGA是由可配置逻辑块(Configurable Logic Block，CLB)、布线资源(Route Resource，RRS)和输入输出块(I/O Block，IOB)三个组成部分。布线资源包含开关块(Switch Block，SB)和连接块(Connection Block，CB)。如图1是隔离岛型FPGA的结构简图，CLB和SB按照阵列对称排列，这种高度对称结构极大的方便了软件的编写，但是在以下两方面仍存在着较大的问题：隔离岛FPGA结构上的高度对称性决定了它的芯片布线资源不能充分使用；布线延迟较大。

发明内容

本发明所要解决的技术问题是，提供一种多层次FPGA，能够最大限度的充分利用布线资源，同时具有良好的延时特性。

本发明解决所述技术问题采用的技术方案是，多层次FPGA，包括可配置逻辑块CLB、布线资源、输入输出块IOB，所述布线资源包括通道、开关块SB和连接块CB，CLB通过连接块CB与通道连接；其特征在于，FPGA包括至少三个层；每一层包括多个模块，每一模块包括多个运算单元，运算单元之间、各模块之间通过布线资源连接；低层模块构成较高层模块的运算单元；低层模块之间的通道宽度大于高层模块之间的通道宽度；最低层模块为CLB。

所述FPGA分为三层，第一层的运算单元为CLB。每一层的运算单元为矩阵排列。

本发明的有益效果是，提高了布线资源的利用效率，较现有技术而言，具有更好的时延特性，并且更利于芯片的高度集成化和小型化。

以下结合附图和具体实施方式对本发明作进一步的说明。

附图说明

图1a是现有技术的结构示意图，图1b是CLB、SB、CB和通道的连接关系示意图。

图2是本发明的层次结构示意图。

图3是本发明的CLB结构示意图。

图4是第一层(LEV-1)结构示意图。

图5是第二层(LEV-2)结构示意图。

图6是第三层(LEV-3)结构示意图。

具体实施方式

本发明提出一种新的FPGA结构，称之为Multi-level FPGA(多层次FPGA)，该结构能够有效的解决这两方面的问题，具体结构如图2所示。从图中可以看出，不同于隔离岛FPGA，本发明的FPGA分为多个层次，各层次完成相应的功能，而且每个层次中的通道宽度W(代表通道中的线条数为W)随着层次的增高而降低，从而最大限度的充分利用布线资源，由于绝大部分逻辑块之间的布线都是通过低层次的布线资源(短线)连接而成，因此电路的延时特性也较好。

如图3所示，多层次FPGA的CLB和普通FPGA的CLB是相同的，作为一个例子，本发明的CLB包含4个基本逻辑单元(Basic LogicElement，BLE)，引脚包含10个输入和4个输出，具体排布见图3。CLB作为最低层的运算单元。

图4为第一层模块的结构示意图。本实施方式中，第一层的一个模块(称为LEV-1)由4个CLB和9个SB组成，通道宽度W＝20。CLB模块C0～C3和通道进行数据交换都需要经过连接块(ConnectionBlock，CB，表示为图中箭头)。连接块的面积和延迟受通道宽度和CLB引脚数的直接影响。通道宽度越大，引脚数越多，连接块的面积越大，延迟也会呈线形增长。

图5是比图4更高一层次的第二层的模块结构示意图，第二层的一个模块(称为LEV-2)由4个LEV-1和9个SB组成，通道宽度W＝15，LEV-1共有8个输入和4个输出。

图6是多层次FPGA的顶层，由4个LEV-2和9个SB组成，通道宽度W＝10，LEV-2共有4个输入和4个输出。

从对以上各个层次的分析可以看出，Multi-level FPGA共有3个层次，比隔离岛FPGA多了两个层次，而且随着层次的提高，通道宽度W相应减少。LEV-1作为最底层，其布线资源主要进行运算单元的连接；LEV-2的布线资源负责部分运算和部分数据传输，图6的顶层只负责数据传输。

实施例

为了比较隔离岛FPGA和Multi-level FPGA在延迟和面积方面的优劣，考虑以下的实施例。