[发明专利]FPGA布线可编程开关结构

说明书

技术领域

本发明涉及集成电路技术。

背景技术

FPGA主要由大量的可编程逻辑单元、输入输出单元和布线资源构成。图1是逻辑单元与相邻开关矩阵的连接结构。覆盖逻辑结构的开关矩阵为整个器件上的分子布线提供了通用的互连。根据不同的布线长度分为三种类型：单长线、双长线、六倍长线和长线。不同的长线的水平和垂直交织而成的栅格连接了交换开关盒阵列，开关盒阵列包括若干个可编程开关节点PIP。PIP的的开启或关闭的状态由可编程存储器中SRAM的内容决定。通过对PIP进行编程设计，决定了信号布线的通断。

在目前的工艺条件下，布线延迟已经大大超过门延迟，使得通常的设计中，关键路径的延迟总是因为布线过长所导致。为了解决布线延迟过大的问题，设计者不得不反复的修改设计，往往是为了一条关键路径延长了设计周期，甚至导致设计失败。

在图1中，各种布线资源交叉连接的部分就是可编程连接点PIP，图1中黑色圆点所示。传统的PIP结构是利用普通的NMOS开关或者CMOS开关组成。图2显示了普通的PIP传输开关。利用图2所示的PIP结构可以实现任意方向的布线互连，但是在某些设计中，一旦某一路径的布线延迟不能满足设计的时序要求，只能重新修改设计，直到满足时序约束为止。随着电路设计的规模越来越大，时序要求也越来越苛刻。一个大规模的数字电路设计的时序修改是非常困难的，设计人员常常因为某一条时序路径不能满足要求而不断修改设计，延长了设计周期。

发明内容

本发明所要解决的技术问题是，提供一种FPGA布线可编程开关结构，可以根据需要编程，在不修改原有设计的基础上改进时序要求。

本发明解决所述技术问题采用的技术方案是，FPGA布线可编程开关结构，包括配置电路、第一SRAM和MOS开关，MOS开关连接点L1和L2，还包括与MOS开关并联的缓冲器电路，缓冲器电路一端接点L1，另一端接点L2，缓冲器电路的控制端通过第二SRAM与配置电路连接。

所述缓冲器电路包括两个并联的、方向相反的缓冲器；一个缓冲器的输入端接点L1，输出端接点L2，两个控制端分别接第一SRAM和第二SRAM；另一个缓冲器B2的输出端接点L1，输入端接点L2，两个控制端分别接第一SRAM和第二SRAM。所述MOS开关为NMOS开关。

所述缓冲器由与非门、或非门和两个串联的MOS管构成，与非门的一个输入端作为缓冲器的一个控制端，与非门的另一个输入端和或非门的一个输入端相连，作为缓冲器的数据输入端；或非门的另一个输入端作为缓冲器的另一个控制端；与非门的输出端接反相器PMOS管的栅极，或非门的输出端接反相器NMOS管的栅极，PMOS管和NMOS管的连接点作为缓冲器的输出端。

本发明的有益效果是，在时序不能满足要求的情况下添加PIP约束，约束关键路径的PIP类型，可以明显改善布线的时序特性，特别是，不需要改变设计输入。

以下结合附图和背景技术对本发明作进一步的说明。

附图说明

图1是逻辑单元与相邻开关矩阵的连接示意图。

图2是通用PIP结构示意图，a为CMOS结构，b为NMOS结构。

图3是本发明的结构示意图。

图4是本发明的缓冲器的结构图。

具体实施方式

FPGA的某些使用环境对一些关键路径信号的传输延迟要求非常苛刻，如关键路径的信号必须要优先于时钟信号到达触发器的输入端，以避免出现信号的建立时间不足的问题。但是在高速大规模的数字系统的设计中，常常由于关键路径的信号要进行长距离传输而导致信号不能提前在时钟信号有效的时候准备好，导致信号不能满足建立时间的要求，出现亚稳态情况。普通的NMOS开关在传输路径中等效为一个传输电阻。在实际情况下，NMOS传输电阻、导线电阻以及导线电容决定了信号延迟的大小，而导线的长度决定了导线的等效电阻和等效电容。

一般来说，导线延时的大小与导线长度的平方成正比例关系，因此，减少传输导线的长度将可以大大的减少传输信号的延时。由于传输延时与导线长度的平方成正比，本发明在导线中间添加缓冲器，将一个长为L的导线分为两个长度为L/2的导线，即使额外增加了缓冲器的门延时，但是由于缓冲器的门延时大大的小于传输线延时，这样将能够有效的减少信号的传输延时。

本发明的实施例如下：