[发明专利]基于延时锁定环的可配置频率合成电路

权利要求书

1.基于延时锁定环的可配置频率合成电路，其特征在于包括：由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，参考时钟和反馈时钟经过鉴相器鉴相比较后输出比较信号和锁定信号，其中反馈时钟由可变延时链对参考时钟延时产生，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器在配置SRAM的控制下从N个相位时钟中选择M个相位时钟控制倍频合成器产生倍频时钟信号，，同时分频合成器在配置SRAM的控制下从N个相位时钟中选择K个相位时钟，K个相位时钟经过窗口选择控制分频合成器产生分频时钟信号，其中M＜N，K＜N，N、M、K均为自然数。

2.根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的可变延时链由N个缓冲器串联组成，每个缓冲器包括两个由NMOS管和PMOS管组成的CMOS反相器(31、32)和一个受控制电压控制的可变电阻阵列(33)，其中第一个CMOS反相器(31)的NMOS管和PMOS管的漏极相连，栅极接输入时钟，NMOS管的源极接可变电阻阵列(33)，PMOS管的源极接电源，第二个CMOS反相器(32)的NMOS管和PMOS管的漏极相连，栅极接第一CMOS反相器(31)的输出，NMOS管的源极接地，PMOS管的源极接电源。

3.根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的鉴相器由两个D触发器(43、44)、逻辑或非门(45)、逻辑与非门(46)、两个缓冲器(41、42)、NMOS管(47)组成，反馈时钟经缓冲器(41)缓冲后输入至两个D触发器(43、44)的D端，参考时钟一路经缓冲器(42)缓冲后输入至D触发器(44)的CLK端，另一路直接输入至D触发器(43)的CLK端，D触发器(43)的Q端与D触发器(44)的Q非端接在逻辑或非门(45)的输入端，经逻辑运算后产生比较信号，D触发器(43)的Q非端与D触发器(44)的Q端接在逻辑与非门(46)的输入端，经逻辑运算后控制NMOS管(47)产生锁定信号。

4.根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的倍频合成器包括两个N选M多路选择器(53、54)、两个多脉冲产生电路(51、52)和RS触发器(55)，配置SRAM控制N选M多路选择器(53、54)对N个相位时钟进行选择，N选M多路选择器(53)选择的M个相位时钟输入至多脉冲产生电路(51)，多脉冲产生电路(51)在外部SET信号的控制下产生M个脉冲输出至RS触发器(55)的R端，N选M多路选择器(54)选择的M个相位时钟输入至多脉冲产生电路(52)，多脉冲产生电路(52)在外部SET信号的控制下产生M个脉冲输出至RS触发器(55)的S端，RS触发器(55)通过在不同时刻将Q端置零或置1产生倍频信号，其中M＜N，M、N为自然数。

5.根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的分频合成器包括K个N选1多路选择器(71)、K个与N选1多路选择器对应的单脉冲产生电路(72)、K位移位寄存器(73)和一个RS触发器(74)，配置SRAM控制K个N选1多路选择器(71)对N个相位时钟进行选择，每个N选1多路选择器(71)选择1个相位时钟输入至对应的单脉冲产生电路(72)，K个单脉冲产生电路(72)在K位移位寄存器(73)的控制下产生K个单脉冲，K个单脉冲的一部分输出至RS触发器(74)的R端，另一部分输出至RS触发器(74)的S端，RS触发器(74)通过在不同时刻将Q端置零或置1产生分频信号，其中K＜N，K、N为自然数。

6.根据权利要求5所述的基于延时锁定环的可配置频率合成的电路，其特征在于：K位移位寄存器由K个D触发器(81)和K个K选1多路选择器(82)组成，K个D触发器(81)的CLK端接参考时钟，第一个D触发器(83)的S端通过反相器(84)接外部置位/复位信号，其余K-1个D触发器的R端直接接外部置位/复位信号，第一个D触发器(83)的Q端连接到第二个D触发器(85)的D端，第二D触发器(85)的Q端连接第三个D触发器(86)的D端，依此类推，第K-1个D触发器的Q端连接第K个D触发器(87)的D端，K个K选1多路选择器(82)的输入端接K个D触发器(81)的Q端，控制端接配置SRAM，任一K选1多路选择器(82)的输出连接第一个D触发器(83)的D端，其余K-1个K选1多路选择器(82)的输出和第一个D触发器(83)的Q端输出作为K个单脉冲产生电路的控制信号。