[发明专利]存储器及其制作方法

说明书

技术领域

本发明涉及微电子技术领域，尤其涉及一种冠状势垒复合隧穿层的俘 获型浮栅非易失存储器及其制作方法。

背景技术

浮栅结构存储器是目前被大量使用和普遍认可的主流类型存储器，是 一种十分重要的半导体元器件，被广泛应用于电子和计算机行业。传统的 浮栅结构存储器由于其自身结构与材料的选择导致了要求快速写入/擦除 操作和长时间高稳定性存储相冲突的局限性，而且，随着技术节点的缩小， 这一矛盾并没有得到明显改善，从而限制了浮栅存储器的发展。

随着特征尺寸进入到纳米级，如何适应工艺的发展并在减小存储单元 尺寸的同时提高存储数据写入、读取、擦除和保持性能，已成为目前浮栅 存储器发展面临的关键问题，这就要求从材料或结构上对传统浮栅存储器 进一步改进。类似于SONOS(Poly-Si/SiO₂/Si₃N₄/SiO₂/Si)结构的非易失 存储器利用浮栅的空隙进行俘获电荷。

进一步改善现有传统浮栅结构存储器所固有的编程效率和数据保持 率之间的矛盾，并同时提高存储器性能，对浮栅结构存储器的隧穿介质层 的结构设计和材料选择，已成为众多以改进存储器综合性能和提高半导体 存储器件集成度为目的的研究的方向和重点。近年来，高介电常数(k) 材料由于可以综合性提高存储器性能和稳定性，因而已经引起业界大量关 注。

高k材料介质可提供数倍于SiO₂介质的物理厚度，即，与具有相同 EOT(Equivalent Oxide Thickness，等效氧化层厚度)的SiO₂介质相比， 高k介质的物理厚度要大得多，这有利于延长数据保存的时间，增强存储 器的数据保持特性；同时这也为解决传统的浮栅结构非易失存储器所固有 的栅介质层厚度的限制问题提供了一个可行的研究方向，并为减小存储器 尺寸和提高存储器集成密度带来了希望，有助于解决存储器的尺寸和集成 密度相对于目前半导体工艺技术节点缩小而滞后的问题。

基于高k材料在浮栅结构非易失性存储器中作为隧穿层介质的应用， 在对浮栅结构非易失性存储器中隧穿介质层结构的研究方面，使用单一的 高k材料层替代传统SiO₂材料隧穿介质层的方法正逐步扩展，目前，很多 研究试图使用具有对称势垒结构的冠状势垒复合隧穿层结构，以期在传统 单一SiO₂材料隧穿介质层结构和单一的高k材料隧穿介质层结构之间实现 折衷，以求对隧穿层的势垒结构和高度、物理厚度和等效厚度进行进一步 优化，综合提高浮栅结构非易失性存储器的写入/擦除速度、编程操作工作 时间等存储性能和数据保持特性。

不过，现有技术中的问题在于，难以通过单一的高k材料来实现隧穿 介质层结构，因而不能满足非易失性存储器的性能要求。

发明内容

有鉴于此，本发明提供一种俘获型浮栅非易失存储器，其中能够采用 高k/低k/高k的冠状势垒结构来实现隧穿介质层，这种冠状势垒隧穿层结 构不仅能提高非易失性存储器的写入/擦除速度和还能满足非易失性存储 器数据保持特性的要求。具体而言，这种结构能够减小浮栅结构非易失存 储器的编程/擦除(P/E)电压，降低浮栅结构非易失存储器的操作时间和 操作功耗，提高浮栅结构非易失存储器的编程/擦除(P/E)速度、数据保 持特性(retention)、编程/擦除(P/E)耐受性等存储性能，同时折衷考虑 浮栅结构非易失存储器中编程/擦除效率和数据保持特性，以适应半导体存 储器件尺寸缩小的需要，提高了器件的集成度。本发明的另一个目的在于 提供一种制作冠状势垒复合隧穿层的俘获型浮栅非易失存储器的方法，基 于传统的CMOS工艺，以简化制作工艺，降低制作成本，提高制作效率， 提高兼容性。

根据本发明的一个方面，提供一种冠状势垒复合隧穿层的俘获型浮栅 非易失存储器，该存储器包括：

硅衬底(1)；

在所述硅衬底上重掺杂的源导电区(8)和漏导电区(9)；

在所述源、漏导电区之间的载流子沟道上覆盖的复合隧穿层，其中， 所述复合隧穿层包括：第一高介电常数材料介质层(2)，第二SiO₂材料 介质层(3)，和第三高介电常数材料介质层(4)；

在所述复合隧穿层上覆盖的俘获型浮栅层(5)；