[发明专利]一种译码方法、装置及电子设备

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种译码方法、装置及电子设备。

背景技术

以Viterbi译码为基础的PLVA(Parallel List Viterbi Algorithm并行卷积码次优路径算法)译码方法，主要通过加比选计算得到状态的更新累积度量值，从而得到状态转移标志位，再根据状态转移标志位进行回溯译码。

Viterbi译码主要是将接收的信号序列和所有可能的发射码字序列进行相关，然后从中选取似然值最大的序列。

在实际的很多应用中，如果不仅知道似然值最大的序列(全局最优译码路径)，而且还知道似然值第二大的序列(全局次优路径)，甚至似然值第三大的序列(全局第三优路径)等等，那么译码正确的概率会增加。LVA(List Viterbi Algorithm，卷积码次优路径算法)就是通过寻找全局次优路径......全局第L优路径等等，从L组译码结果中选择校验正确的一组译码结果输出，这样可以增大译码正确的概率。而PLVA译码方法就是并行计算得到这L条优选路径进行译码。

目前，实现PLVA译码的一种方法是全并行加比选结构，且每个加比选单元采用的是排序电路：

实现PLVA译码的另一种方法是全串行加比选结构，只需要一个加比选单元，且该加比选单元采用的是排序电路。

与全并行实现加比选功能不同，全串行实现加比选结构，只需要一个加比选单元，该加比选单元依次顺序更新所有状态的累积度量值，若约束长度N为9，则该加比选单元需要依次更新状态0～状态255共256(2的N-1次幂)个状态的累积度量值，也就相当于依次进行256次16选4的类排序操作。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

全并行实现PLVA译码功能的硬件资源消耗是很大的，若编码的约束度N比较高，L值的选择比较大，那么全并行实现PLVA译码的资源消耗就非常大了。

全串行实现PLVA译码功能的延时是非常大的，在硬件实现时，要消耗一定数量的时钟周期，若编码的约束度N比较高，状态数比较多时，这样的延时导致译码速率非常低，其应用受到很大的限制。

发明内容

本发明的实施例提供了一种译码方法、装置及电子设备，降低PLVA译码的资源占用及译码时延，提高译码速率。

一种译码装置，包括至少两个并行相联的加比选单元，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元用于串行对其中一组中的待译码数据的状态进行累积度量值更新。

一种电子设备，其包括译码装置，用于对待译码数据的所有状态的累积度量值进行更新以实现译码。

一种译码方法，包括：将待译码数据的状态划分为至少两组；

采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新，并且采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新。

由上述本发明的实施例提供的技术方案可以看出，串并联混合的加比选单元，可以降低PLVA译码的资源占用及译码时延，提高译码速率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例PLVA译码(基为4且4个优选路径)中一个状态的加比选碟形图；

图2为本发明实施例译码装置中加比选单元的结构图；

图3为本发明实施例译码装置中加比选单元与状态划分单元的结构图；

图4为本发明实施例译码装置中最优路径累积度量值比较选择电路结构图；

图5为本发明实施例译码装置中次优路径累积度量值比较选择电路结构图；

图6为本发明实施例译码装置中所有状态的加比选碟形图；

图7为本发明实施例译码装置构成框图；

图8为本发明实施例电子设备构成框图；

图9为本发明实施例译码方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。