[发明专利]一种可变点数流水线FFT处理器

说明书

技术领域

本发明属于信号处理技术领域，涉及一种信号处理器，特别是涉及一种超长可变点数流水线FFT处理器，可应用于通信或电子战等各种输入序列长度实时可变且芯片面积约束较高的系统。

背景技术

在电子侦察中，雷达信号覆盖了较宽的频率范围，为了能够识别不同的雷达信号，电子战接收机必须在较宽的带宽上具有较高的频率分辨率。离散傅立叶变换(DFT)理论指出，利用DFT进行谱分析时，频率分辨率等于f_s/N，其中f_s为采样频率，N为数据总点数。因此，为使电子战接收机达到较高的频率分辨率，要求FFT处理器能够处理超长的输入序列，如1M点数的FFT。

在取得雷达信号的基本参数后，进行FFT变换的序列长度应该和雷达信号的脉冲宽度相匹配。因为如果采集的数据长度比输入脉冲宽度大得多，那么额外的数据就只包括噪声。所以为了能够处理具有不同参数的雷达信号，要求FFT处理器能够处理不同长度的序列，即FFT的点数是可变的。

另外，对以电子侦察为背景的应用中，对于运算速度有严格要求，要求FFT处理器能够实时地对输入数据进行处理。

综上所述，在电子战领域需要FFT处理器能够实时地处理超长可变点数序列，同样在现代通信领域也有此要求。

超长可变点FFT的实现一直是人们致力解决的问题。数字信号处理(DSP)芯片具有乘加单元，特别适合于完成FFT运算，并且使用软件编程，具有较大的灵活性。但是也有其不足之处：单个DSP芯片的计算能力有限，不适合于实现超长点数的FFT；可以采用多个DSP芯片并行计算，但这种方案增加了设计的复杂性，功耗大；数据倒序处理也花费处理器的大量时间；由于DSP芯片具有有限的带宽，数据的输入输出可能成为其高速运行的瓶颈。与DSP芯片不同，专用集成电路(ASIC)或现场可编程门阵列(FPGA)实现FFT算法可以针对具体的应用环境选择使用与特定的问题相适应的结构，以利于资源优化。

然而，在ASIC或FPGA上实现输入序列长度超长或可变的实时FFT还面临着芯片资源有限、计算精度等问题。

对于大点数的FFT处理器，一般使用递归或级联等传统结构。在文献“A modular pipelined implementation of large fast Fourier transforms”(El-Khashab，A.M.；Swartzlander，E.E.，Jr.；Signals，Systems and Computers，2002.Conference Record of the Thirty-Sixth Asilomar Conferenceon，2002，vol.2：995-999)提出了一种改进的流水线型结构，通过存储器和加权(乘以旋转因子)单元连接两个小点数的FFT单元，在计算大点数FFT时可以减小系统对延时存储单元和旋转因子存储器的需求，但其可计算的FFT的长度是固定的。在文献“A pipeline processor for mixed-size FFTs”(Sayegh，S.I；Signal Processing，IEEE Trans on，1992，Vol.40(8)：1892-1900.)提出一种流水线型结构，可以同时计算不同点数的FFT，其缺点是点数较大时，电路规模过于庞大。在文献“可变2ⁿ点流水线FFT处理器的设计与实现”(高振斌，陈禾.北京理工大学学报，2005年03期)提及了一种可以连续计算2ⁿ点复数序列FFT的流水线结构处理器，但其因采用传统级联方法实现流水线FFT处理，占用存储资源高，难以于单芯片中实现。在文献“A pipelined memory-efficient architecture for ultra-long variable-size FFTprocessors”(Chen He；Wu Qiang；2008 International Conference on ComputerScience and Information Technology，2008，p357-61)提及了一种可以连续计算4ⁿ点复数序列FFT的流水线结构处理器，但其不能进行任意2ⁿ点复数序列FFT的流水线处理。

发明内容

本发明的目的是为了克服已有技术的缺陷，解决如下问题：可实时处理最大1M点的FFT、在保证处理数据精度的前提下达到系统要求的处理速度、可在单芯片ASIC或FPGA上实现，提出一种可变点数FFT运算处理器。