[发明专利]一种基于二维正弦表的数控振荡器并行设计方法

说明书

技术领域

本发明主要涉及一种数控振荡器的设计方法，尤其涉及一种基于二维正弦表的数控振荡器并行设计方法。

背景技术

近年来，随着直接数字频率合成(DDS，Direct Digital Synthesis)技术的发展，数控振荡器(NCO，Numberically Controlled Oscillator)作为DDS的核心部分，由于其输出信号频率精度高、切换时间短、控制简单等优点，在雷达、通信、广播电视、仪器仪表等多个方面得到了广泛的应用。

数控振荡器主要包括相位累加器和函数发生器两大部分。相位累加器对输入的频率控制字进行累加，得到每个时钟周期对应的数字相位，再将该数字相位输入函数发生器中，进行查表或一系列相位-幅度变化后，就可以得到与输入相位对应的正余弦函数值。

在利用硬件实现数控振荡器时，受限于硬件平台的工作时钟频率，往往需要采用并行的结构。图1示出了现有的四路并行数控振荡器的结构框图，现有的并行数控振荡器包括一个相位累加器101，四个相位调整器102、103、104、105，四个相同的相位截断器106、107、108、109，以及四个相同的正弦表110、111、112、113。四个相位调整器负责调整四路并行信号间的相位差，使最终输出的四路数字信号能够实现频率和相位的拼接，得到一路连续的、四倍速率的正弦数字信号。

这种实现结构虽然降低了时钟频率，但使数控振荡器消耗的硬件资源加倍，计算复杂度增加，并且各路并行信号之间的严格相位关系难以保证。

发明内容

本发明提供一种一种基于二维正弦表的数控振荡器并行设计方法，可以降低并行数控振荡器对硬件资源的消耗，提高输出数字序列的相位连续性。

所述的基于二维正弦表的数控振荡器并行设计方法包括如下步骤：

第一步：建立一组二维正弦表，包含若干行，若干列数据；每行的数据成员代表每路并行信号在正弦波单周期内的若干采样点，每列的数据成员代表每一时刻各路并行信号的正弦采样点，每一行相邻的两个数据成员间的相位差为每一列相邻的两个数据成员间的相位差为

其中，f_CLK是工作时钟频率，f₀为数控振荡器的中心频率，M为并行信号的数目，H为二维正弦表的列数，即每个正弦波单周期内的采样点数；

第二步：相位累加器在工作时钟的驱动下，根据频率控制字产生数字相位累加值，并输出给相位截断器；

第三步：相位截断器对数字相位累加值进行截断，将相位累加值转换为查找表地址，并输出至二维正弦表；

第四步：查找表地址作为列号用来查找二维正弦表，每次查找输出正弦表的一列数据，在工作时钟驱动下，连续输出得到M路并行的数字序列，数字序列的采样率为f_CLK，中心频率为f₀。

本发明的有益效果：

本发明的这种新的并行数控振荡器设计方法，较现有的并行数控振荡器时延分辨率更高，相位连续性更好，硬件资源消耗量更少。

附图说明

图1是示出现有的四路并行数控振荡器的框图；

图2是示出根据本发明的示例性实施例的基于二维正弦表的四路并行数控振荡器的框图；

图3是示出根据本发明的示例性实施例的并行数控振荡器中的二维正弦表的框图；

具体实施方式

参照下面结合附图对示例性实施例的详细描述，本发明的优点和特点以及实现的方法可更容易地理解。

图2是根据本发明的示例性实施例的基于二维正弦表的四路并行数控振荡器的框图。根据本发明的示例性实施例的数控振荡器包括：相位累加器202、相位截断器203以及二维正弦表204。

累加器202以频率控制字f_DDS为步长，在时钟的驱动下产生相位累加值φ_Acc，并且将产生的相位累加值φ_Acc输出到相位截断器203。

频率控制字f_DDS可以通过下列公式来确定：